?? counter.v
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module counter(clk,rst,ce,overflow); input clk,rst,ce; output overflow; reg overflow; reg[3:0] count; always @(posedge clk or negedge rst) if(!rst) begin count<=0; overflow<=0; end else if(ce) begin if(count==4'b1010) begin count<=0; overflow<=1; end else begin count<=count+1; overflow<=0; end end else begin count<=0; overflow<=0; end endmodule ?? 快捷鍵說明
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