----秒表的啟停是通過控制送給計數器的時鐘來實現的，當按下啟停鍵后，輸出端Q的狀態發生反轉。
----Q為‘1'時，時鐘可通過與門，秒表計時；Q為‘0'時，時鐘被屏蔽，計數器得不到時鐘，停止計數
library ieee; 
use ieee.std_logic_1164.all; 
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entity aab is 
port(a,clk,clr:in std_logic; 
q:out std_logic); 
end aab; 
---------------------------------
architecture aab_arc of aab is 
begin 
process(clk) 
variable tmp:std_logic; 
begin 
if clr='0'then tmp:='0';   ---清零，封鎖與門
elsif clk'event and clk='1'then 
if a='1'then          ---當檢測到脈沖時
tmp:=not tmp;        ---輸出低電平，封鎖與門
end if; 
end if; 
q<=tmp; 
end process; 
end aab_arc;