?? f_suber8.map.rpt
字號:
+-----------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+-----------------+------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+-----------------+------------------------------+
; f_suber8.vhd ; yes ; User VHDL File ; F:/EDA/全減器/f_suber8.vhd ;
; f_suber.vhd ; yes ; Other ; F:/EDA/全減器/f_suber.vhd ;
; h_suber.vhd ; yes ; Other ; F:/EDA/全減器/h_suber.vhd ;
+----------------------------------+-----------------+-----------------+------------------------------+
+------------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+--------------------+
; Resource ; Usage ;
+---------------------------------------------+--------------------+
; Total logic elements ; 16 ;
; -- Combinational with no register ; 16 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 0 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 0 ;
; -- 3 input functions ; 16 ;
; -- 2 input functions ; 0 ;
; -- 1 input functions ; 0 ;
; -- 0 input functions ; 0 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 16 ;
; -- arithmetic mode ; 0 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 0 ;
; -- asynchronous clear/load mode ; 0 ;
; ; ;
; Total registers ; 0 ;
; I/O pins ; 26 ;
; Maximum fan-out node ; f_suber:u1|sub_out ;
; Maximum fan-out ; 2 ;
; Total fan-out ; 57 ;
; Average fan-out ; 1.36 ;
+---------------------------------------------+--------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M512s ; M4Ks ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+
; |f_suber8 ; 16 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 26 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8 ;
; |f_suber:u1| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u1 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u1|h_suber:u2 ;
; |f_suber:u2| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u2 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u2|h_suber:u2 ;
; |f_suber:u3| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u3 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u3|h_suber:u2 ;
; |f_suber:u4| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u4 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u4|h_suber:u2 ;
; |f_suber:u5| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u5 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u5|h_suber:u2 ;
; |f_suber:u6| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u6 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u6|h_suber:u2 ;
; |f_suber:u7| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u7 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u7|h_suber:u2 ;
; |f_suber:u8| ; 2 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u8 ;
; |h_suber:u2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |f_suber8|f_suber:u8|h_suber:u2 ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 0 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Tue Mar 31 20:23:38 2009
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off f_suber8 -c f_suber8
Info: Found 2 design units, including 1 entities, in source file f_suber8.vhd
Info: Found design unit 1: f_suber8-behav
Info: Found entity 1: f_suber8
Info: Elaborating entity "f_suber8" for the top level hierarchy
Warning: Using design file f_suber.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project
Info: Found design unit 1: f_suber-behav
Info: Found entity 1: f_suber
Info: Elaborating entity "f_suber" for hierarchy "f_suber:u1"
Warning: Using design file h_suber.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project
Info: Found design unit 1: h_suber-behav
Info: Found entity 1: h_suber
Info: Elaborating entity "h_suber" for hierarchy "f_suber:u1|h_suber:u1"
Info: Implemented 42 device resources after synthesis - the final resource count might be different
Info: Implemented 17 input pins
Info: Implemented 9 output pins
Info: Implemented 16 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 2 warnings
Info: Processing ended: Tue Mar 31 20:23:40 2009
Info: Elapsed time: 00:00:02
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