文件名 counter.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY counter IS
PORT (d : IN STD_LOGIC_VECTOR (7 DOWNTO 0);--8 位預置值定義
266 VHDL實用教程
ld, ce, clk, rst : IN std_logic;
q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END counter;
ARCHITECTURE behave OF counter IS
SIGNAL count : STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
PROCESS (clk, rst)
BEGIN
IF rst = '1' THEN count <= (OTHERS =>'0');--復位有效計數置0
ELSIF RISING_EDGE(clk) THEN --有脈沖上升沿則...
IF ld = '1' THEN count <= d; --預置信號為1 時,進行加載操作
ELSIF ce = '1' THEN count <= count + 1;--否則,在計數使能
END IF; --信號為高電平時,進行一次加1 操作
END IF;
END PROCESS;
q <= count; --將計數器中的值向端口輸出
END behave;
描述的是一個含計數使能異步復位和計數值并行預置功能8 位的加法