//2選1數據選擇器

module mux(
       q1,
       q2,
       out,
       m);

input [7:0]q2;
input [7:0]q1;
input m;
output [7:0]out;

reg [7:0]out;

always @(q1 or q2)
case({m})
1'b1:out=q1[7:0];
1'b0:out=q2[7:0];
endcase

endmodule