關于VHDL語言的一些語法及問題

    1、信號量STD_LOGIC_VECTOR，STD_LOGIC類型等不允許賦初值，一旦賦初值，后面就不能改變。這樣設計的理由？

    2、盡管信號量有默認值，但在用之前假如沒有賦值語句，就可能報錯！

    3、關于信號上升沿的問題，自己在編程運用的過程中發現并非所有信號都能用rising_edge()來做條件，即使你定義該信號時的情況與時鐘信號的定義是一樣的，具體原因還不明白。

    4、關于變量和信號量的問題:即使定義時用的是同一個數據類型，例如整形INTEGER，但在具體用時卻有不同的問題，盡管兩者可以賦值，但賦值后有可能會產生奇怪的問題，例如將信號量付給變量，變量的很多運算可能會報錯。

    5、VHDL中的算術運算有一些奇怪的特性，對REM取余，MOD取模等對操作數都有限制，但令人難以捉摸。不明白其中的原因。

    6、VHDL中除法運算‘/’好像存在這樣一個問題，例如a/b，如果a為變量，則b必須是2的乘方數；而如果a是一個整型數值，則對b沒有該要求！這個問題對寫程序產生很大的麻煩，不知為什么這樣設計，或者有無其他解決辦法。