?? erjiguan_deng.fit.rpt
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Fitter report for erjiguan_deng
Sat May 23 10:23:50 2009
Version 4.1 Build 181 06/29/2004 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Floorplan View
7. Pin-Out File
8. Fitter Resource Usage Summary
9. Input Pins
10. Output Pins
11. All Package Pins
12. I/O Standard
13. Dedicated Inputs I/O
14. Output Pin Load For Reported TCO
15. Fitter Resource Utilization by Entity
16. Control Signals
17. Global & Other Fast Signals
18. Non-Global High Fan-Out Signals
19. Interconnect Usage Summary
20. LAB External Interconnect
21. LAB Macrocells
22. Logic Cell Interconnection
23. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
under Altera's Megafunction Partnership Program may be used only
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partner, remains with Altera, the megafunction partner, or their respective
licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
+------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Sat May 23 10:23:50 2009 ;
; Quartus II Version ; 4.1 Build 181 06/29/2004 SJ Full Version ;
; Revision Name ; erjiguan_deng ;
; Top-level Entity Name ; erjiguan_deng ;
; Family ; MAX7000S ;
; Device ; EPM7128SLC84-15 ;
; Timing Models ; Production ;
; Total macrocells ; 12 / 128 ( 9 % ) ;
; Total pins ; 15 / 68 ( 22 % ) ;
+-----------------------+------------------------------------------+
+--------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------+--------------------+--------------------+
; Device ; EPM7128SLC84-15 ; ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
+--------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Auto-restart configuration after error ; Off ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Security bit ; Off ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in D:/第三周 試驗 07607鄧習海/發光 二級管/erjiguan_deng.fit.eqn.
+----------------+
; Floorplan View ;
+----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/第三周 試驗 07607鄧習海/發光 二級管/erjiguan_deng.pin.
+-------------------------------------------------+
; Fitter Resource Usage Summary ;
+------------------------------+------------------+
; Resource ; Usage ;
+------------------------------+------------------+
; Logic cells ; 12 / 128 ( 9 % ) ;
; Registers ; 4 / 128 ( 3 % ) ;
; Number of pterms used ; 36 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 15 / 68 ( 22 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; -- Dedicated input pins ; 0 / 2 ( 0 % ) ;
; Global signals ; 1 ;
; Shareable expanders ; 0 / 128 ( 0 % ) ;
; Parallel expanders ; 0 / 120 ( 0 % ) ;
; Cells using turbo bit ; 12 / 128 ( 9 % ) ;
; Maximum fan-out node ; q[0] ;
; Maximum fan-out ; 12 ;
; Total fan-out ; 67 ;
; Average fan-out ; 2.48 ;
+------------------------------+------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; I/O Standard ; Location assigned by ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; c ; 63 ; -- ; 7 ; 8 ; 0 ; no ; no ; TTL ; User ;
; clk ; 83 ; -- ; -- ; 4 ; 0 ; yes ; no ; TTL ; User ;
; clr ; 54 ; -- ; 6 ; 4 ; 0 ; no ; no ; TTL ; User ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
+-----------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------+-------+----------+-----+-----------------+----------------+------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; I/O Standard ; Location assigned by ;
+--------+-------+----------+-----+-----------------+----------------+------------+--------------+----------------------+
; led[0] ; 25 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[1] ; 27 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[2] ; 28 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[3] ; 29 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[4] ; 30 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[5] ; 31 ; -- ; 3 ; no ; no ; no ; TTL ; User ;
; led[6] ; 33 ; -- ; 4 ; no ; no ; no ; TTL ; User ;
; led[7] ; 34 ; -- ; 4 ; no ; no ; no ; TTL ; User ;
+--------+-------+----------+-----+-----------------+----------------+------------+--------------+----------------------+
+-------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; 1 ; 0 ; -- ; GND+ ; ; ; ; ;
; 2 ; 1 ; -- ; GND+ ; ; ; ; ;
; 3 ; 2 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 4 ; 3 ; -- ; GND* ; ; ; ; ;
; 5 ; 4 ; -- ; GND* ; ; ; ; ;
; 6 ; 5 ; -- ; GND* ; ; ; ; ;
; 7 ; 6 ; -- ; GND ; gnd ; ; ; ;
; 8 ; 7 ; -- ; GND* ; ; ; ; ;
; 9 ; 8 ; -- ; GND* ; ; ; ; ;
; 10 ; 9 ; -- ; GND* ; ; ; ; ;
; 11 ; 10 ; -- ; GND* ; ; ; ; ;
; 12 ; 11 ; -- ; GND* ; ; ; ; ;
; 13 ; 12 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 14 ; 13 ; -- ; +TDI ; input ; TTL ; ; N ;
; 15 ; 14 ; -- ; GND* ; ; ; ; ;
; 16 ; 15 ; -- ; GND* ; ; ; ; ;
; 17 ; 16 ; -- ; GND* ; ; ; ; ;
; 18 ; 17 ; -- ; GND* ; ; ; ; ;
; 19 ; 18 ; -- ; GND ; gnd ; ; ; ;
; 20 ; 19 ; -- ; GND* ; ; ; ; ;
; 21 ; 20 ; -- ; GND* ; ; ; ; ;
; 22 ; 21 ; -- ; GND* ; ; ; ; ;
; 23 ; 22 ; -- ; +TMS ; input ; TTL ; ; N ;
; 24 ; 23 ; -- ; GND* ; ; ; ; ;
; 25 ; 24 ; -- ; led[0] ; output ; TTL ; ; Y ;
; 26 ; 25 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 27 ; 26 ; -- ; led[1] ; output ; TTL ; ; Y ;
; 28 ; 27 ; -- ; led[2] ; output ; TTL ; ; Y ;
; 29 ; 28 ; -- ; led[3] ; output ; TTL ; ; Y ;
; 30 ; 29 ; -- ; led[4] ; output ; TTL ; ; Y ;
; 31 ; 30 ; -- ; led[5] ; output ; TTL ; ; Y ;
; 32 ; 31 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 32 ; -- ; led[6] ; output ; TTL ; ; Y ;
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