; N/A   ; None         ; 9.900 ns   ; reset ; ge_left[1]   ; clk      ;
; N/A   ; None         ; 9.900 ns   ; reset ; ge_left[2]   ; clk      ;
; N/A   ; None         ; 9.800 ns   ; reset ; led[0]~reg0  ; clk      ;
; N/A   ; None         ; 9.500 ns   ; reset ; shi_left[1]  ; clk      ;
; N/A   ; None         ; 9.200 ns   ; reset ; led[1]~reg0  ; clk      ;
; N/A   ; None         ; 9.200 ns   ; reset ; led[2]~reg0  ; clk      ;
; N/A   ; None         ; 8.300 ns   ; reset ; ge_left[0]   ; clk      ;
; N/A   ; None         ; 8.300 ns   ; reset ; ge_right[0]  ; clk      ;
; N/A   ; None         ; 8.200 ns   ; reset ; led[5]~reg0  ; clk      ;
; N/A   ; None         ; 6.700 ns   ; reset ; led[7]~reg0  ; clk      ;
; N/A   ; None         ; 6.300 ns   ; reset ; led[6]~reg0  ; clk      ;
+-------+--------------+------------+-------+--------------+----------+


+-------------------------------------------------------------------------------+
; tco                                                                           ;
+-------+--------------+------------+-----------------+------------+------------+
; Slack ; Required tco ; Actual tco ; From            ; To         ; From Clock ;
+-------+--------------+------------+-----------------+------------+------------+
; N/A   ; None         ; 13.600 ns  ; led_dig[5]~reg0 ; led_dig[5] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_dig[4]~reg0 ; led_dig[4] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_dig[1]~reg0 ; led_dig[1] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_dig[0]~reg0 ; led_dig[0] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[7]~reg0 ; led_seg[7] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[6]~reg0 ; led_seg[6] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[5]~reg0 ; led_seg[5] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[4]~reg0 ; led_seg[4] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[3]~reg0 ; led_seg[3] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[2]~reg0 ; led_seg[2] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[1]~reg0 ; led_seg[1] ; clk        ;
; N/A   ; None         ; 13.000 ns  ; led_seg[0]~reg0 ; led_seg[0] ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[7]~reg0     ; led[7]     ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[6]~reg0     ; led[6]     ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[5]~reg0     ; led[5]     ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[2]~reg0     ; led[2]     ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[1]~reg0     ; led[1]     ; clk        ;
; N/A   ; None         ; 10.100 ns  ; led[0]~reg0     ; led[0]     ; clk        ;
+-------+--------------+------------+-----------------+------------+------------+


+---------------------------------------------------------------------------+
; th                                                                        ;
+---------------+-------------+-----------+-------+--------------+----------+
; Minimum Slack ; Required th ; Actual th ; From  ; To           ; To Clock ;
+---------------+-------------+-----------+-------+--------------+----------+
; N/A           ; None        ; -4.400 ns ; reset ; led[6]~reg0  ; clk      ;
; N/A           ; None        ; -4.600 ns ; reset ; led[5]~reg0  ; clk      ;
; N/A           ; None        ; -4.800 ns ; reset ; led[7]~reg0  ; clk      ;
; N/A           ; None        ; -6.400 ns ; reset ; ge_left[0]   ; clk      ;
; N/A           ; None        ; -6.400 ns ; reset ; ge_right[0]  ; clk      ;
; N/A           ; None        ; -7.300 ns ; reset ; led[1]~reg0  ; clk      ;
; N/A           ; None        ; -7.300 ns ; reset ; led[2]~reg0  ; clk      ;
; N/A           ; None        ; -7.600 ns ; reset ; shi_left[1]  ; clk      ;
; N/A           ; None        ; -7.900 ns ; reset ; led[0]~reg0  ; clk      ;
; N/A           ; None        ; -8.000 ns ; reset ; ge_right[1]  ; clk      ;
; N/A           ; None        ; -8.000 ns ; reset ; ge_right[2]  ; clk      ;
; N/A           ; None        ; -8.000 ns ; reset ; ge_left[1]   ; clk      ;
; N/A           ; None        ; -8.000 ns ; reset ; ge_left[2]   ; clk      ;
; N/A           ; None        ; -8.100 ns ; reset ; ge_right[3]  ; clk      ;
; N/A           ; None        ; -8.100 ns ; reset ; ge_left[3]   ; clk      ;
; N/A           ; None        ; -8.800 ns ; reset ; shi_right[1] ; clk      ;
; N/A           ; None        ; -8.800 ns ; reset ; shi_right[0] ; clk      ;
; N/A           ; None        ; -8.800 ns ; reset ; shi_left[0]  ; clk      ;
+---------------+-------------+-----------+-------+--------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Fri May 15 16:13:28 2009
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off huang -c huang
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clock