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// VENDOR "Altera"
// PROGRAM "Quartus II"
// VERSION "Version 6.0 Build 178 04/27/2006 SJ Full Version"

// DATE "05/15/2009 16:13:32"

// 
// Device: Altera EP1K30QC208-3 Package PQFP208
// 

// 
// This Verilog file should be used for Active-HDL (Verilog) only
// 

`timescale 1 ps/ 1 ps

module huang (
	clk,
	led_seg,
	led_dig,
	led,
	reset);
input 	clk;
output 	[7:0] led_seg;
output 	[7:0] led_dig;
output 	[7:0] led;
input 	reset;

wire gnd = 1'b0;
wire vcc = 1'b1;

tri1 devclrn;
tri1 devpor;
tri0 devoe;
// synopsys translate_off
initial $sdf_annotate("huang_v.sdo");
// synopsys translate_on

wire \WideOr7~23 ;
wire \Selector9~36 ;
wire \Selector22~36 ;
wire \Equal1~204 ;
wire \Equal1~205 ;
wire \Mod0|auto_generated|divider|divider|StageOut[16]~321 ;
wire \Mod3|auto_generated|divider|divider|StageOut[16]~252 ;
wire \ge_left~3178 ;
wire \Mod2|auto_generated|divider|divider|StageOut[16]~331 ;
wire \shi_right~821 ;
wire \Selector10~146 ;
wire \Selector23~146 ;
wire \Equal0~231 ;
wire \Equal0~232 ;
wire \Equal0~235 ;
wire \ge_left~3188 ;
wire \Equal1~223 ;
wire \Equal1~212 ;
wire \Equal1~216 ;
wire \Equal1~226 ;
wire \Equal1~214 ;
wire \Equal1~217 ;
wire \Mod0|auto_generated|divider|divider|StageOut[18]~325 ;
wire \ge_right~4140 ;
wire \Mod3|auto_generated|divider|divider|StageOut[18]~254 ;
wire \Mod2|auto_generated|divider|divider|StageOut[18]~333 ;
wire \Div1|auto_generated|divider|divider|StageOut[18]~161 ;
wire \Div3|auto_generated|divider|divider|StageOut[18]~211 ;
wire \Div0|auto_generated|divider|divider|StageOut[18]~281 ;
wire \Div2|auto_generated|divider|divider|StageOut[18]~297 ;
wire \Equal0~254 ;
wire \Equal0~242 ;
wire \Equal0~246 ;
wire \Equal0~257 ;
wire \Equal0~244 ;
wire \Equal0~247 ;
wire \Div1|auto_generated|divider|divider|StageOut[17]~163 ;
wire \Div3|auto_generated|divider|divider|StageOut[17]~213 ;
wire \Div0|auto_generated|divider|divider|StageOut[17]~283 ;
wire \Div2|auto_generated|divider|divider|StageOut[17]~299 ;
wire \Div1|auto_generated|divider|divider|StageOut[16]~165 ;
wire \Div3|auto_generated|divider|divider|StageOut[16]~215 ;
wire \Div0|auto_generated|divider|divider|StageOut[16]~285 ;
wire \Div2|auto_generated|divider|divider|StageOut[16]~301 ;
wire \ge_right[3]~4143 ;
wire \clk~dataout ;
wire f1;
wire \Equal2~76 ;
wire \LessThan6~65 ;
wire \LessThan6~66 ;
wire \Mod3|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Mod3|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Mod3|auto_generated|divider|divider|add_sub_3|cout ;
wire \Mod3|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~84 ;
wire \Mod3|auto_generated|divider|divider|StageOut[17]~249 ;
wire \Mod3|auto_generated|divider|divider|StageOut[17]~250 ;
wire \Mod3|auto_generated|divider|divider|StageOut[18]~255 ;
wire \Mod3|auto_generated|divider|divider|StageOut[16]~253 ;
wire \Mod3|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~83 ;
wire \Mod3|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Mod3|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Mod3|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Mod3|auto_generated|divider|divider|add_sub_4|cout ;
wire \Mod3|auto_generated|divider|divider|add_sub_4|add_sub_cella[4]~141 ;
wire \ge_left~3170 ;
wire \LessThan2~74 ;
wire \LessThan2~75 ;
wire \Mod0|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Mod0|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Mod0|auto_generated|divider|divider|add_sub_3|cout ;
wire \Mod0|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~86 ;
wire \Mod0|auto_generated|divider|divider|StageOut[17]~324 ;
wire \Mod0|auto_generated|divider|divider|StageOut[16]~322 ;
wire \Add6~157 ;
wire \Mod0|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~85 ;
wire \Mod0|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Mod0|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Equal2~75 ;
wire \always4~0 ;
wire \Mod1|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~49 ;
wire \Mod1|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~65 ;
wire \Mod1|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~57 ;
wire \Mod1|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~61 ;
wire \Mod1|auto_generated|divider|divider|StageOut[17]~191 ;
wire \Mod1|auto_generated|divider|divider|StageOut[17]~192 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~100 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~108 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~112 ;
wire \Mod1|auto_generated|divider|divider|StageOut[17]~188 ;
wire \Mod1|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~53 ;
wire \Mod1|auto_generated|divider|divider|StageOut[18]~189 ;
wire \Mod1|auto_generated|divider|divider|StageOut[18]~190 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~116 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[4]~96 ;
wire \ge_right~4141 ;
wire \LessThan2~73 ;
wire \Mod0|auto_generated|divider|divider|StageOut[18]~326 ;
wire \Mod0|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Mod0|auto_generated|divider|divider|add_sub_4|cout ;
wire \Mod0|auto_generated|divider|divider|add_sub_4|add_sub_cella[4]~161 ;
wire \Mod0|auto_generated|divider|divider|StageOut[17]~323 ;
wire \ge_right~4165 ;
wire \ge_right~4147 ;
wire \ge_right~4125 ;
wire \always4~379 ;
wire \always4~380 ;
wire \always4~381 ;
wire \led~767 ;
wire \ge_left~3171 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~98 ;
wire \ge_right~4126 ;
wire \LessThan0~82 ;
wire \ge_right~4127 ;
wire \Mod0|auto_generated|divider|divider|StageOut[15]~320 ;
wire \ge_right~4128 ;
wire \ge_right~4129 ;
wire \ge_left~3172 ;
wire \Mod1|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~104 ;
wire \ge_right~4130 ;
wire \ge_right~4131 ;
wire \ge_right~4132 ;
wire \ge_right~4133 ;
wire \WideOr27~23 ;
wire f100;
wire \Selector33~3 ;
wire \led_seg[0]~reg0 ;
wire \Div3|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Div3|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Div3|auto_generated|divider|divider|add_sub_3|cout ;
wire \Div3|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~84 ;
wire \shi_right~822 ;
wire \Add6~156 ;
wire \Mod2|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Mod2|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Mod2|auto_generated|divider|divider|add_sub_3|cout ;
wire \Mod2|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~94 ;
wire \Mod2|auto_generated|divider|divider|StageOut[15]~330 ;
wire \Mod2|auto_generated|divider|divider|StageOut[18]~334 ;
wire \Mod2|auto_generated|divider|divider|StageOut[17]~329 ;
wire \Mod2|auto_generated|divider|divider|StageOut[16]~332 ;
wire \Mod2|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~93 ;
wire \Mod2|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Mod2|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Mod2|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Mod2|auto_generated|divider|divider|add_sub_4|cout ;
wire \Mod2|auto_generated|divider|divider|add_sub_4|add_sub_cella[4]~157 ;
wire \ge_left~3180 ;
wire \ge_left~3181 ;
wire \ge_left~3184 ;
wire \ge_left~3182 ;
wire \ge_left~3183 ;
wire \Mod2|auto_generated|divider|divider|StageOut[17]~328 ;
wire \ge_left~3173 ;
wire \ge_left~3174 ;
wire \led~762 ;
wire \ge_left~3217 ;
wire \ge_left~3196 ;
wire \Selector12~18 ;
wire \Selector12~19 ;
wire \Div0|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Div0|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Div0|auto_generated|divider|divider|add_sub_3|cout ;
wire \Div0|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~86 ;
wire \shi_left~822 ;
wire \Div2|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Div2|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Div2|auto_generated|divider|divider|add_sub_3|cout ;
wire \Div2|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~94 ;
wire \shi_left~823 ;
wire \Selector32~3 ;
wire \Selector25~18 ;
wire \Selector25~19 ;
wire \led_seg[1]~reg0 ;
wire \Selector11~18 ;
wire \Selector11~19 ;
wire \Div1|auto_generated|divider|divider|add_sub_3|add_sub_cella[1]~COUT ;
wire \Div1|auto_generated|divider|divider|add_sub_3|add_sub_cella[2]~COUT ;
wire \Div1|auto_generated|divider|divider|add_sub_3|cout ;
wire \Div1|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~66 ;
wire \Div1|auto_generated|divider|divider|StageOut[18]~162 ;
wire \Div1|auto_generated|divider|divider|StageOut[17]~164 ;
wire \Div1|auto_generated|divider|divider|StageOut[16]~166 ;
wire \Div1|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~65 ;
wire \Div1|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Div1|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Div1|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Div1|auto_generated|divider|divider|add_sub_4|cout ;
wire \shi_right~823 ;
wire \Div3|auto_generated|divider|divider|StageOut[18]~212 ;
wire \Div3|auto_generated|divider|divider|StageOut[17]~214 ;
wire \Div3|auto_generated|divider|divider|StageOut[16]~216 ;
wire \Div3|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~83 ;
wire \Div3|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Div3|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Div3|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Div3|auto_generated|divider|divider|add_sub_4|cout ;
wire \shi_right~824 ;
wire \Selector18~15 ;
wire \Div0|auto_generated|divider|divider|StageOut[18]~282 ;
wire \Div0|auto_generated|divider|divider|StageOut[17]~284 ;
wire \Div0|auto_generated|divider|divider|StageOut[16]~286 ;
wire \Div0|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~85 ;
wire \Div0|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Div0|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Div0|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Div0|auto_generated|divider|divider|add_sub_4|cout ;
wire \shi_left~824 ;
wire \Div2|auto_generated|divider|divider|StageOut[18]~298 ;
wire \Div2|auto_generated|divider|divider|StageOut[17]~300 ;
wire \Div2|auto_generated|divider|divider|StageOut[16]~302 ;
wire \Div2|auto_generated|divider|divider|add_sub_3|add_sub_cella[3]~93 ;
wire \Div2|auto_generated|divider|divider|add_sub_4|add_sub_cella[1]~COUT ;
wire \Div2|auto_generated|divider|divider|add_sub_4|add_sub_cella[2]~COUT ;
wire \Div2|auto_generated|divider|divider|add_sub_4|add_sub_cella[3]~COUT ;
wire \Div2|auto_generated|divider|divider|add_sub_4|cout ;
wire \shi_left~825 ;
wire \Selector5~15 ;
wire \Selector31~3 ;
wire \Selector24~18 ;
wire \Selector24~19 ;
wire \led_seg[2]~reg0 ;
wire \Selector10~151 ;
wire \Selector10~148 ;
wire \Selector30~3 ;
wire \Selector23~151 ;
wire \Selector23~148 ;
wire \led_seg[3]~reg0 ;
wire \Selector9~37 ;
wire \Selector9~38 ;
wire \Selector15~22 ;
wire \Selector2~22 ;
wire \Selector29~3 ;
wire \Selector22~37 ;
wire \Selector22~38 ;
wire \led_seg[4]~reg0 ;
wire \Selector14~22 ;
wire \Selector8~88 ;
wire \Selector8~89 ;
wire \Selector1~22 ;
wire \Selector28~3 ;
wire \Selector21~88 ;
wire \Selector21~89 ;
wire \led_seg[5]~reg0 ;
wire \Selector20~94 ;
wire \Selector20~95 ;
wire \Selector7~94 ;
wire \Selector7~95 ;
wire \led_seg[6]~reg0 ;
wire \ge_left~3190 ;
wire \ge_left~3179 ;
wire \ge_left~3185 ;
wire \ge_left~3187 ;
wire \Selector6~17 ;
wire \Selector6~18 ;
wire \Selector6~19 ;
wire \Selector26~3 ;
wire \ge_right~4135 ;
wire \ge_right~4136 ;
wire \Selector19~17 ;
wire \Selector19~18 ;
wire \Selector19~19 ;
wire \led_seg[7]~reg0 ;
wire \led_dig[0]~reg0 ;
wire \led_dig[1]~reg0 ;
wire \led_dig[4]~reg0 ;
wire \led_dig[5]~reg0 ;
wire \reset~dataout ;
wire \led~758 ;
wire \led[0]~reg0 ;
wire \led[1]~reg0 ;
wire \led[2]~reg0 ;
wire \led~763 ;
wire \led[5]~reg0 ;
wire \led~765 ;
wire \led[6]~reg0 ;
wire \led[7]~reg0 ;
wire [20:0] couta;
wire [3:0] ge_left;
wire [3:0] shi_left;
wire [23:0] \Add0|adder|result_node|cs_buffer ;
wire [20:0] \Add1|adder|result_node|cout ;
wire [20:0] \Add1|adder|unreg_res_node ;
wire [5:0] \Add2|adder|result_node|cs_buffer ;
wire [4:0] \Div2|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Div2|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [4:0] \Div1|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Div1|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [4:0] \Mod0|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Mod0|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [4:0] \Mod3|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Mod3|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [23:0] cout;
wire [1:0] g;
wire [3:0] ge_right;
wire [5:0] seconds;
wire [3:0] shi_right;
wire [23:0] \Add0|adder|result_node|cout ;
wire [23:0] \Add0|adder|unreg_res_node ;
wire [20:0] \Add1|adder|result_node|cs_buffer ;
wire [5:0] \Add2|adder|result_node|cout ;
wire [5:0] \Add2|adder|unreg_res_node ;
wire [4:0] \Div3|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Div3|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [4:0] \Mod2|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Mod2|auto_generated|divider|divider|add_sub_3|add_sub_cella ;
wire [4:0] \Div0|auto_generated|divider|divider|add_sub_4|add_sub_cella ;
wire [3:0] \Div0|auto_generated|divider|divider|add_sub_3|add_sub_cella ;