`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    18:41:01 07/22/2007 
// Design Name: 
// Module Name:    fsk_two 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
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module fsk_two(clk, reset, x, y);input clk;       //系統(tǒng)工作時鐘input reset;     //系統(tǒng)控制信號input x;         //系統(tǒng)輸入信號:2-FSK調制信號output y;        //解調輸出信號

reg y;
// 提供一個判決時刻
reg [4:0] cnt;
// 提供判決計數
reg [2:0] cnt1;
 
always @(posedge clk) begin
  if(!reset)
     cnt <= 5'b00000;
  else
     if(cnt == 5'b10011)
			cnt <= 5'b00000;
	  else
			cnt <= cnt +1;
end

always @(posedge x) begin
  if(!reset) 
	 cnt1 <= 3'b000;
  else
    if(cnt == 5'b00000) begin
		 if(cnt1 > 4) 
			 y <= 0;
		 else
		    y <= 1;
		 cnt1 <= 3'b000;
	 end
	 else
	    cnt1 <= cnt1 + 1;   
end

endmodule