`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    01:08:06 09/11/2007 
// Design Name: 
// Module Name:    dds1 
// Project Name: 
// Target Devices: 
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// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module dds1(DATA, WE, A, CLK, SINE, COSINE);
	input [27 : 0] DATA;	input WE;	input [4 : 0] A;	input CLK;	output [9 : 0] SINE;	output [9 : 0] COSINE;
	
	mydds mydds1(   .DATA(DATA),   .WE(WE),   .A(A),   .CLK(CLK),   .SINE(SINE),   .COSINE(COSINE)   );

endmodule