?? clk_select.vhd
字號:
library ieee;
use ieee.std_logic_1164.all;
entity clk_select is
port(clk_sys :in std_logic;
clk_cpu :in std_logic;
clk_s :in std_logic;
clk :out std_logic);
end clk_select;
architecture behave of clk_select is
begin
clk<=clk_sys when clk_s='0' else
clk_cpu when clk_s='1' else
'1';
end behave;
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