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將ug軟件中的刀軌刀路轉(zhuǎn)換成fanuc控制系統(tǒng)數(shù)控加工中心可執(zhí)行的的g代碼
標(biāo)簽： 處理器
上傳時(shí)間： 2019-07-01
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FPGA采樣AD9238數(shù)據(jù)并通過VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說明,FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號為 AN9238，最大采樣率 65Mhz，精度為12 位。實(shí)驗(yàn)中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來，我們可以用更加直觀的方式觀察波形，是一個(gè)數(shù)字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上傳時(shí)間： 2021-10-27
上傳用戶：qingfengchizhu
印刷電路板（PCB ）設(shè)計(jì)佈局指南，主要應(yīng)用註釋
上傳時(shí)間： 2021-11-30
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電子電路零件應(yīng)用手冊
標(biāo)簽： 電子電路
上傳時(shí)間： 2021-12-14
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主要內(nèi)容介紹 Allegro 如何載入 Netlist，進(jìn)而認(rèn)識新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點(diǎn)的分析，透過本章學(xué)習(xí)可以對 Allegro 和 Capture 之間的互動關(guān)係，同時(shí)也能體驗(yàn)出 Allegro 和 Capture 同步變更屬性等強(qiáng)大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動作只是針對由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計(jì)好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進(jìn)行線路圖根據(jù)第五步產(chǎn)生的資料進(jìn)行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進(jìn)行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實(shí)際 layout 時(shí)可能對原有的 Netlist 有改動過），並轉(zhuǎn)入 OrCAD Capture 裏進(jìn)行回編。
上傳時(shí)間： 2022-04-28
上傳用戶：kingwide
術(shù)語和定義下列術(shù)語和定義適用于本標(biāo)準(zhǔn)。3.1 微波 Microwaves微波是電磁波按頻譜劃分的定義,是指波長從1m至0.1mm范圍內(nèi)的電磁波, 其相應(yīng)的頻率從0.3GHz至3000GHz。這段電磁頻譜包括分米波(頻率從0.3GHz至3GHz)\厘米波(頻率從3GHz至30GHz)\毫米波(頻率從30GHz至300GHz)和亞毫米波(頻率從300GHz至3000GHz,有些文獻(xiàn)中微波定義不含此段)四個(gè)波段（含上限，不含下限）。具有似光性、似聲性、穿透性、非電離性、信息性五大特點(diǎn)。3.2 射頻 RF(Radio Frequency)射頻是電磁波按應(yīng)用劃分的定義,專指具有一定波長可用于無線電通信的電磁波。頻率范圍定義比較混亂，資料中有30MHz至3GHz, 也有300MHz至40GHz,與微波有重疊;另有一種按頻譜劃分的定義, 是指波長從1兆m至1m范圍內(nèi)的電磁波, 其相應(yīng)的頻率從30Hz至300MHz；射頻（RF）與微波的頻率界限比較模糊，并且隨著器件技術(shù)和設(shè)計(jì)方法的進(jìn)步還有所變化。3.3 射頻 PCB 及其特點(diǎn)考慮PCB設(shè)計(jì)的特殊性,主要考慮PCB上傳輸線的電路模型。由于傳輸線采用集總參數(shù)電路模型和分布參數(shù)電路模型的分界線可認(rèn)為是l/λ≥0.05.(其中,l是幾何長度； λ是工作波長).在本規(guī)范中定義射頻鏈路指傳輸線結(jié)構(gòu)采用分布參數(shù)模型的模擬信號電路。PCB線長很少超過50cm,故最低考慮30MHz頻率的模擬信號即可；由于超過3G通常認(rèn)為是純微波,可以考慮倒此為止；考慮生產(chǎn)工藝元件間距可達(dá)0.5mm，最高頻率也可考慮定在30GHz，感覺意義不大。綜上所述，可以考慮射頻PCB可以定義為具有頻率在30MHz至6GHz范圍模擬信號的PCB，但具體采用集總還是分布參數(shù)模型可根據(jù)公式確定。由于基片的介電常數(shù)比較高，電磁波的傳播速度比較慢，因此，比在空氣中傳播的波長要短，根據(jù)微波原理，微帶線對介質(zhì)基片的要求：介質(zhì)損耗小，在所需頻率和溫度范圍內(nèi)，介電常數(shù)應(yīng)恒定不變，熱傳導(dǎo)率和表面光潔度要高，和導(dǎo)體要有良好的沾附性等。對構(gòu)成導(dǎo)體條帶的金屬材料要求：導(dǎo)電率高電阻溫度系數(shù)小，對基片要有良好的沾附性，易于焊接等。
上傳時(shí)間： 2022-07-22
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KEILC51標(biāo)準(zhǔn)C編譯器為8051微控制器的軟件開發(fā)提供了C語言環(huán)境,同時(shí)保留了匯編代碼高效,快速的特點(diǎn)。C51編譯器的功能不斷增強(qiáng)， 使你可以更加貼近CPU本身，及其它的衍生產(chǎn)品。C51已被完全集成到uVision2的集成開發(fā)環(huán)境中，這個(gè)集成開發(fā)環(huán)境包含：編譯器，匯編器，實(shí)時(shí)操作系統(tǒng)，項(xiàng)目管理器，調(diào)試器。uVision2 IDE可為它們提供單一而靈活的開發(fā)環(huán)境。 C51 V7版本是目前最高效、靈活的8051開發(fā)平臺。它可以支持所有8051的衍生產(chǎn)品，也可以支持所有兼容的仿真器，同時(shí)支持其它第三 方
上傳時(shí)間： 2013-05-15
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國外知名書籍Mobile System的電子文檔 將全書的精華以電子書方式展現(xiàn) 對於學(xué)習(xí)通訊網(wǎng)路系統(tǒng)的基礎(chǔ)相當(dāng)有幫助
標(biāo)簽： Mobile System 方式 系統(tǒng)
上傳時(shí)間： 2014-01-10
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用VHDL 語言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計(jì)中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。
上傳時(shí)間： 2013-12-28
上傳用戶：zhengzg
新型智慧驅(qū)動器可簡化開關(guān)電源隔離拓樸結(jié)構(gòu)中同步整流器
標(biāo)簽： 驅(qū)動 開關(guān)電源 同步整流器
上傳時(shí)間： 2013-06-05
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