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串聯(lián)型

  • 基于FPGA 實(shí)現(xiàn)異步串口可以值得參考

    基于FPGA 實(shí)現(xiàn)異步串口可以值得參考。

    標(biāo)簽： FPGA 異步串口

    上傳時(shí)間： 2013-08-24

    上傳用戶：brain kung

  • FPGA控制串行AD（AD0804）

    FPGA控制串行AD（AD0804）,狀態(tài)機(jī)實(shí)現(xiàn)，可以根據(jù)該程序?qū)崿F(xiàn)數(shù)字電壓計(jì)，數(shù)字溫度計(jì)的設(shè)計(jì)

    標(biāo)簽： FPGA 0804 AD 控制

    上傳時(shí)間： 2013-08-24

    上傳用戶：jiiszha

  • 利用ARM的GPIO和SPI總線進(jìn)行FPGA的被動(dòng)串行配置

    利用ARM的GPIO和SPI總線進(jìn)行FPGA的被動(dòng)串行配置,加載速度可以達(dá)到200KBytes/Sec.

    標(biāo)簽： GPIO FPGA ARM SPI

    上傳時(shí)間： 2013-08-28

    上傳用戶：Maple

  • USB、串口、并口是PC機(jī)和外設(shè)進(jìn)行通訊的常用接口

    USB、串口、并口是PC機(jī)和外設(shè)進(jìn)行通訊的常用接口，但對(duì)于數(shù)據(jù)量大的圖像來(lái)說(shuō)，若利用串行RS-232協(xié)議進(jìn)行數(shù)據(jù)采集，速度不能達(dá)到圖像數(shù)據(jù)采集所需的要求；而用USB進(jìn)行數(shù)據(jù)采集，雖能滿足所需速度，但要求外設(shè)必須支持USB協(xié)議，而USB協(xié)議與常用工程軟件的接口還不普及，給使用帶來(lái)困難。有些用戶為了利用標(biāo)準(zhǔn)并行口(SPP)進(jìn)行數(shù)據(jù)采集，但SPP協(xié)議的150kb/s傳輸率對(duì)于圖像數(shù)據(jù)采集，同樣顯得太低。因此,為了采集數(shù)據(jù)量大的圖像數(shù)據(jù),本文采用了具有較高傳輸速率的增強(qiáng)型并行口協(xié)議(EPP)和FPGA，實(shí)現(xiàn)對(duì)OV

    標(biāo)簽： USB PC機(jī) 串口 并口

    上傳時(shí)間： 2013-08-31

    上傳用戶：wsf950131

  • 一個(gè)基于FPGA的串口程序

    一個(gè)基于FPGA的串口程序,已經(jīng)經(jīng)過(guò)驗(yàn)證,對(duì)用FPGA做串口的朋友提供參考和借鑒!

    標(biāo)簽： FPGA 串口程序

    上傳時(shí)間： 2013-09-02

    上傳用戶：a82531317

  • FPGA的串行通信UART控制器

    基于FPGA的串行通信UART控制器，采用VHDL語(yǔ)言編寫(xiě)，包含多個(gè)子模塊。\r\n在ISE或FPGA的其它開(kāi)發(fā)環(huán)境下新建一個(gè)工程，然后將文檔中的各個(gè)模塊程序添加進(jìn)去，即可運(yùn)行仿真。源程序已經(jīng)過(guò)本人的仿真驗(yàn)證。

    標(biāo)簽： FPGA UART 串行通信 控制器

    上傳時(shí)間： 2013-09-03

    上傳用戶：xieguodong1234

  • DDS-FPGA串口通訊接口程序

    串口通訊接口程序，有對(duì)話的控件。數(shù)據(jù)接收和發(fā)送

    標(biāo)簽： DDS-FPGA 串口通訊 接口程序

    上傳時(shí)間： 2013-09-04

    上傳用戶：kiklkook

  • cpld的入門(mén)交流：CPLD的跑馬燈一個(gè)簡(jiǎn)易型cpld試驗(yàn)電路用VHDL語(yǔ)言

    cpld的入門(mén)交流：CPLD的跑馬燈一個(gè)簡(jiǎn)易型cpld試驗(yàn)電路用VHDL語(yǔ)言遍的

    標(biāo)簽： cpld CPLD VHDL 交流

    上傳時(shí)間： 2013-09-06

    上傳用戶：blacklee

  • 用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信

    用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信

    標(biāo)簽： VHDL CPLD 語(yǔ)言 串行通信

    上傳時(shí)間： 2013-09-06

    上傳用戶：q3290766

  • FPGA和PC機(jī)之間串行通信對(duì)輸出正弦波頻率的控制

    1、 利用FLEX10的片內(nèi)RAM資源，根據(jù)DDS原理，設(shè)計(jì)產(chǎn)生正弦信號(hào)的各功能模塊和頂層原理圖； 2、 利用實(shí)驗(yàn)板上的TLC7259轉(zhuǎn)換器，將1中得到的正弦信號(hào)，通過(guò)D/A轉(zhuǎn)換，通過(guò)ME5534濾波后在示波器上觀察； 3、 輸出波形要求： 在輸入時(shí)鐘頻率為16KHz時(shí)，輸出正弦波分辨率達(dá)到1Hz； 在輸入時(shí)鐘頻率為4MHz時(shí)，輸出正弦波分辨率達(dá)到256Hz； 4、 通過(guò)RS232C通信，實(shí)現(xiàn)FPGA和PC機(jī)之間串行通信，從而實(shí)現(xiàn)用PC機(jī)改變頻率控制字，實(shí)現(xiàn)對(duì)輸出正弦波頻率的控制。

    標(biāo)簽： FPGA PC機(jī) 串行通信 輸出

    上傳時(shí)間： 2013-09-06

    上傳用戶：zhuimenghuadie

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