PCB設(shè)計(jì)問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤?！? 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。 問： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。 問： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問題請(qǐng)指出來，本人在改進(jìn)。謝?。。。?！答：請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問題 集錦
上傳時(shí)間： 2013-10-07
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時(shí)域與頻域• 傅立葉變換• 干擾抑制設(shè)計(jì)– 時(shí)鐘電路干擾抑制設(shè)計(jì)– 總線電路干擾抑制設(shè)計(jì)– 單板電源電路去耦設(shè)計(jì)– 開關(guān)電源干擾抑制設(shè)計(jì)– 接口電路干擾抑制設(shè)計(jì)• 抗干擾設(shè)計(jì)– 看門狗電路抗干擾設(shè)計(jì)– 面板復(fù)位電路抗干擾設(shè)計(jì)– 面板指示燈抗干擾設(shè)計(jì)– 接口電路抗干擾設(shè)計(jì)– 電源電路抗干擾設(shè)計(jì)– 面板撥碼開關(guān)電路抗干擾設(shè)計(jì)
標(biāo)簽： EMC 電路 設(shè)計(jì)技術(shù)
上傳時(shí)間： 2013-11-23
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PCB布線對(duì)PCB的電磁兼容性影響很大，為了使PCB上的電路正常工作，應(yīng)根據(jù)本文所述的約束條件來優(yōu)化布線以及元器件/接頭和某些IC所用去耦電路的布局PCB材料的選擇通過合理選擇PCB的材料和印刷線路的布線路徑，可以做出對(duì)其它線路耦合低的傳輸線。當(dāng)傳輸線導(dǎo)體間的距離d小于同其它相鄰導(dǎo)體間的距離時(shí)，就能做到更低的耦合，或者更小的串?dāng)_（見《電子工程專輯》2000 年第1 期"應(yīng)用指南"）。設(shè)計(jì)之前，可根據(jù)下列條件選擇最經(jīng)濟(jì)的PCB形式：對(duì)EMC的要求·印制板的密集程度·組裝與生產(chǎn)的能力·CAD 系統(tǒng)能力·設(shè)計(jì)成本·PCB的數(shù)量·電磁屏蔽的成本當(dāng)采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時(shí)，尤其要注意產(chǎn)品的整體成本/元器件封裝/管腳樣式、PCB形式、電磁場(chǎng)屏蔽、構(gòu)造和組裝），在許多情況下，選好合適的PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒。
標(biāo)簽： pcb 電磁兼容設(shè)計(jì)
上傳時(shí)間： 2013-11-01
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半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場(chǎng)合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會(huì)發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。
上傳時(shí)間： 2014-01-20
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電路板故障分析 維修方式介紹 ASA維修技術(shù) ICT維修技術(shù) 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經(jīng)驗(yàn)及技術(shù)不足 無法維修的死板,廢棄可惜 送電中作動(dòng)態(tài)維修,危險(xiǎn)性極高 備份板太多,積壓資金 送國(guó)外維修費(fèi)用高,維修時(shí)間長(zhǎng) 對(duì)老化零件無從查起無法預(yù)先更換 維修速度及效率無法提升,造成公司負(fù)擔(dān),客戶埋怨 投資大量維修設(shè)備,操作複雜,績(jī)效不彰
上傳時(shí)間： 2013-10-26
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提出一種增加去耦支路損耗抑制電源分配網(wǎng)絡(luò)PDN中并聯(lián)諧振的方法。該方法通過在去耦支路引入一個(gè)串聯(lián)電阻，使PDN的損耗增加，從而抑制PDN并聯(lián)諧振。給出了理論模型，借助Hyperlynx PI仿真軟件在DM642板卡上進(jìn)行仿真實(shí)驗(yàn)。結(jié)果表明，在去耦支路引入一個(gè)0.45 Ω電阻，可將PDN并聯(lián)諧振處的品質(zhì)因數(shù)Q從282抑制到13。同時(shí)，分析了引入電阻對(duì)去耦效果的影響。當(dāng)引入電阻小于0.45 Ω時(shí)，可通過增加去耦電容并聯(lián)個(gè)數(shù)來補(bǔ)償引入電阻對(duì)去耦的影響。
標(biāo)簽： 電源分配 并聯(lián)諧振 網(wǎng)絡(luò)
上傳時(shí)間： 2013-11-16
上傳用戶：dick_sh
這幾款是仙童生產(chǎn)專門用于開關(guān)電源中的隔離誤差放大器，它能替換傳統(tǒng)開關(guān)電源中光耦817+TL431的隔離反饋組合，F(xiàn)OD27XX系列光耦，它將可控精密穩(wěn)壓源直接集成到光耦內(nèi)部因此它可以省略掉外接TL431，這是非常有利于提升產(chǎn)品和集成度和可靠性的。
上傳時(shí)間： 2013-10-14
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標(biāo)簽： 光耦選型
上傳時(shí)間： 2013-11-03
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電流型PWM整流器因其良好的功率因數(shù)和直流電流源特性，可望在某些場(chǎng)合取代產(chǎn)生大量諧波的二極管或晶閘管相控整流裝置，但是由于其本身的強(qiáng)耦合非線性特性，使得變流器常采用復(fù)雜的直接電流控制策略，從而使控制器的設(shè)計(jì)非常復(fù)雜。文中提出一種改進(jìn)的基于d-q坐標(biāo)系的間接電流控制方法，在電網(wǎng)電壓平衡情況下，通過解耦控制，能獲得線性的動(dòng)態(tài)響應(yīng)。
標(biāo)簽： PWM 電流型 整流器 制器設(shè)計(jì)
上傳時(shí)間： 2014-12-24
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含優(yōu)秀的硬件設(shè)計(jì) 驅(qū)動(dòng) 保護(hù) 光耦
標(biāo)簽： 開關(guān)變換器 技術(shù)研究
上傳時(shí)間： 2014-01-15
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