FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調試運行成功
標簽： verilog FPGA uart 控制器
上傳時間： 2013-08-15
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介紹了FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE
標簽： Modelsim Synplify FPGA ISE
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本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發工具的時間控制器，該控制器不僅具有時間功能，而且具有定時器功能，能在00：00～23：59之間任意設定開啟時間和關閉時間，其設置方便、靈活，廣泛應用于路燈、廣告燈箱、霓虹燈等處的定時控制。
標簽： CPLD VHDL 核心 開發工具
上傳時間： 2013-08-16
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一種基于FPGA 實現的全并行結構FFT 設計方法，采用全并行加流水結構, 可在一個時鐘節拍內完成32 點FFT 運算的功能, 設計最高運算速度可達11ns
標簽： FPGA FFT 并行 設計方法
上傳用戶：467368609
FPGA視頻控制器設計,FED驅動控制系統的研制與FPGA設計\r\n
標簽： FPGA FED 視頻 制器設計
上傳時間： 2013-08-20
上傳用戶：阿四AIR
FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內核\\r\\n第四章 綜合后的項目執行\\r\\n第五章 不同類型結構的仿真
標簽： FPGA 流程
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使用QUARTUS做FPGA開發全流程，適用于初學者
標簽： QUARTUS FPGA 流程
上傳時間： 2013-08-21
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基于CPLD的雙屏結構液晶控制器的研究與設計作者：黃麗薇.doc
標簽： CPLD 液晶控制器
上傳時間： 2013-08-22
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基于FPGA的高分辨率VGA顯示控制器的設計
標簽： FPGA VGA 高分辨率 顯示控制器
上傳時間： 2013-08-23
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Xilinx的FPGA設計全流程
標簽： Xilinx FPGA 流程
上傳時間： 2013-08-26
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