摘要以反激式開關電源為研究對象，分析了其共模傳導噪聲的干擾源、傳輸通道以及變壓器分布電容參數(shù)對共模嗓聲的作用，建立相應的共模傳導發(fā)射分析模型和變壓器分布電容模型；重點分析了二次側(cè)干擾源的影響及其作用機理，提出了一種簡單但有效降低共模傳導噪聲的方法，并進行了實驗驗證。
標簽： 開關電源
上傳時間： 2021-11-23
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表貼電感 直插電感、共模電感Altium封裝 AD封裝庫 2D+3D PCB封裝庫-25MB,Altium Designer設計的PCB封裝庫文件，集成2D和3D封裝，可直接應用的到你的產(chǎn)品設計中。PCB庫封裝列表：PCB Library : 電感.PcbLibonent Count : 84Component Name-----------------------------------------------CD31CD32CD42CD43CD52CD53CD54CD73CD75CD104CD105CD106CDRH73CDRH74CDRH124CDRH125CDRH127CDRH129L 0402L 0603L 0805L 1206L 1210L 1806L 1812L-SMD-0630LMR135NR2520NR3010NR3012NR3015NR4010NR4018NR4020NR4026NR4030NR5012NR5020NR5040NR6020NR6028NR6045NR8040SWPA3010SSWPA3012SSWPA3015SSWPA4010SSWPA4012SSWPA4018SSWPA4020SSWPA4026SSWPA4030SSWPA5012SSWPA5020SSWPA5040SSWPA6020SSWPA6028SSWPA6040SSWPA6045SSWPA8040SSWPA8050SSWPA8065SSWPA252010SSWPA252012SAL0204AL0204_VAL0307AL0307_VAL0410AL0410_VAL0510AL0510_VPK0406PK0608PK0810PK0912PK1012PK1415PK1618PK1818T12x6x4UU9.8UU10.5UU16
標簽： 電感
上傳時間： 2022-05-04
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共差摸
上傳時間： 2013-10-13
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RS-232-C 是PC 機常用的串行接口,由于信號電平值較高,易損壞接口電路的芯片,與TTL電平不兼容故需使用電平轉(zhuǎn)換電路方能與TTL 電路連接。本產(chǎn)品(轉(zhuǎn)接器),可以實現(xiàn)任意電平下(0.8~15)的UART串行接口到RS-232-C/E接口的無源電平轉(zhuǎn)接, 使用非常方便可靠。 什么是RS-232-C 接口？采用RS-232-C 接口有何特點？傳輸電纜長度如何考慮？答： 計算機與計算機或計算機與終端之間的數(shù)據(jù)傳送可以采用串行通訊和并行通訊二種方式。由于串行通訊方式具有使用線路少、成本低，特別是在遠程傳輸時，避免了多條線路特性的不一致而被廣泛采用。 在串行通訊時，要求通訊雙方都采用一個標準接口，使不同 的設備可以方便地連接起來進行通訊。 RS-232-C接口（又稱 EIA RS-232-C）是目前最常用的一種串行通訊接口。它是在1970 年由美國電子工業(yè)協(xié)會（EIA）聯(lián)合貝爾系統(tǒng)、 調(diào)制解調(diào)器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通訊的標準。它的全名是“數(shù)據(jù)終端設備（DTE）和數(shù)據(jù)通訊設備（DCE）之間串行二進制數(shù)據(jù)交換接口技術標準”該標準規(guī)定采用一個25 個腳的 DB25 連接器，對連接器的每個引腳的信號內(nèi)容加以規(guī)定，還對各種信號的電平加以規(guī)定。(1) 接口的信號內(nèi)容實際上RS-232-C 的25 條引線中有許多是很少使用的，在計算機與終端通訊中一般只使用3-9 條引線。(2) 接口的電氣特性 在RS-232-C 中任何一條信號線的電壓均為負邏輯關系。即：邏輯“1”，-5— -15V；邏輯“0” +5— +15V 。噪聲容限為2V。即 要求接收器能識別低至+3V 的信號作為邏輯“0”，高到-3V的信號 作為邏輯“1”(3) 接口的物理結(jié)構 RS-232-C 接口連接器一般使用型號為DB-25 的25 芯插頭座,通常插頭在DCE 端,插座在DTE端. 一些設備與PC 機連接的RS-232-C 接口,因為不使用對方的傳送控制信號,只需三條接口線,即“發(fā)送數(shù)據(jù)”、“接收數(shù)據(jù)”和“信號地”。所以采用DB-9 的9 芯插頭座，傳輸線采用屏蔽雙絞線。(4) 傳輸電纜長度由RS-232C 標準規(guī)定在碼元畸變小于4%的情況下，傳輸電纜長度應為50 英尺，其實這個4%的碼元畸變是很保守的，在實際應用中，約有99%的用戶是按碼元畸變10-20%的范圍工作的，所以實際使用中最大距離會遠超過50 英尺，美國DEC 公司曾規(guī)定允許碼元畸變?yōu)?0%而得出附表2 的實驗結(jié)果。其中1 號電纜為屏蔽電纜，型號為DECP.NO.9107723 內(nèi)有三對雙絞線，每對由22# AWG 組成，其外覆以屏蔽網(wǎng)。2 號電纜為不帶屏蔽的電纜。 2. 什么是RS-485 接口？它比RS-232-C 接口相比有何特點？答： 由于RS-232-C 接口標準出現(xiàn)較早，難免有不足之處，主要有以下四點：（1） 接口的信號電平值較高，易損壞接口電路的芯片，又因為與TTL 電平不兼容故需使用電平轉(zhuǎn)換電路方能與TTL 電路連接。（2） 傳輸速率較低，在異步傳輸時，波特率為20Kbps。（3） 接口使用一根信號線和一根信號返回線而構成共地的傳輸形式， 這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。（4） 傳輸距離有限，最大傳輸距離標準值為50 英尺，實際上也只能 用在50 米左右。針對RS-232-C 的不足，于是就不斷出現(xiàn)了一些新的接口標準，RS-485 就是其中之一，它具有以下特點：1. RS-485 的電氣特性：邏輯“1”以兩線間的電壓差為+（2—6） V 表示；邏輯“0”以兩線間的電壓差為-（2—6）V 表示。接口信號電平比RS-232-C 降低了，就不易損壞接口電路的芯片， 且該電平與TTL 電平兼容，可方便與TTL 電路連接。2. RS-485 的數(shù)據(jù)最高傳輸速率為10Mbps3. RS-485 接口是采用平衡驅(qū)動器和差分接收器的組合，抗共模干能力增強，即抗噪聲干擾性好。4. RS-485 接口的最大傳輸距離標準值為4000 英尺，實際上可達 3000 米，另外RS-232-C接口在總線上只允許連接1 個收發(fā)器， 即單站能力。而RS-485 接口在總線上是允許連接多達128 個收發(fā)器。即具有多站能力,這樣用戶可以利用單一的RS-485 接口方便地建立起設備網(wǎng)絡。因RS-485 接口具有良好的抗噪聲干擾性，長的傳輸距離和多站能力等上述優(yōu)點就使其成為首選的串行接口。 因為RS485 接口組成的半雙工網(wǎng)絡，一般只需二根連線，所以RS485接口均采用屏蔽雙絞線傳輸。 RS485 接口連接器采用DB-9 的9 芯插頭座，與智能終端RS485接口采用DB-9（孔），與鍵盤連接的鍵盤接口RS485 采用DB-9（針）。3. 采用RS485 接口時，傳輸電纜的長度如何考慮？答： 在使用RS485 接口時，對于特定的傳輸線經(jīng)，從發(fā)生器到負載其數(shù)據(jù)信號傳輸所允許的最大電纜長度是數(shù)據(jù)信號速率的函數(shù)，這個 長度數(shù)據(jù)主要是受信號失真及噪聲等影響所限制。下圖所示的最大電纜長度與信號速率的關系曲線是使用24AWG 銅芯雙絞電話電纜（線 徑為0.51mm），線間旁路電容為52.5PF/M，終端負載電阻為100 歐 時所得出。（曲線引自GB11014-89 附錄A）。由圖中可知，當數(shù)據(jù)信 號速率降低到90Kbit/S 以下時，假定最大允許的信號損失為6dBV 時， 則電纜長度被限制在1200M。實際上，圖中的曲線是很保守的，在實 用時是完全可以取得比它大的電纜長度。 當使用不同線徑的電纜。則取得的最大電纜長度是不相同的。例 如：當數(shù)據(jù)信號速率為600Kbit/S 時，采用24AWG 電纜，由圖可知最 大電纜長度是200m，若采用19AWG 電纜（線徑為0。91mm）則電纜長 度將可以大于200m； 若采用28AWG 電纜（線徑為0。32mm）則電纜 長度只能小于200m。
上傳時間： 2013-10-11
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本文主要圍繞車用CAN總線抗電磁干擾能力進行了研究。 首先，在在參考國內(nèi)外相關研究資料的基礎上，依據(jù)FORD公司的ES-XW7T-1A278-AC電磁兼容標準、IS07637-3對非電源線的瞬態(tài)傳導抗干擾測試標準和IS011452-4大電流注入(BCI)電磁兼容性標準，利用瑞士EMTEST公司的UCS-200M、CSW500D等設備，搭建了3個用于測試CAN總線抗干擾能力的實驗平臺。 在所搭建的測試平臺上，著重從CAN總線通訊介質(zhì)選擇和CAN節(jié)點抗干擾設計兩個方面進行了理論分析和對比實驗研究，得出了當采用屏蔽雙絞線和非屏蔽雙絞線作為總線通訊介質(zhì)時，影響其抗干擾能力的因素；當CAN總線節(jié)點采用的不同的物理層參數(shù)時，如光耦、共模線圈、磁珠、濾波電容、分裂端接電阻、不同的總線發(fā)送電平、不同的CAN收發(fā)器等，對CAN總線抗干擾能力的影響，給出了一些增強CAN節(jié)點電路抗干擾能力的建議及一種推薦電路。 最后提出了一種新的提高CAN總線抗干擾能力的方法，即通過把CAN總線的CANH和CANL數(shù)據(jù)線分別通過一個電阻連接到總線收發(fā)器的地和電源端，使總線的差分電平整體下拉，從而降低總線收發(fā)器對某些干擾引起的電平波動所產(chǎn)生的誤判斷以達到增強抗電磁干擾的目的。并在基于FORD公司的ES-XW7T-1A278-AC電磁兼容標準所搭建的CAN總線測試平臺上進行實驗，驗證了其有效性。
上傳時間： 2013-06-19
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在能源枯竭與環(huán)境污染問題日益嚴重的今天，新能源的開發(fā)與利用愈來愈受到重視。太陽能是當前世界上最清潔、最現(xiàn)實、最有大規(guī)模開發(fā)利用前景的可再生能源之一。其中太陽能光伏利用受到世界各國的普遍關注。而太陽能光伏并網(wǎng)發(fā)電是太陽能光伏利用的主要發(fā)展趨勢，必將得到快速的發(fā)展。在并網(wǎng)型光伏發(fā)電系統(tǒng)中，逆變器是系統(tǒng)中最末一級或唯一一級能量變換裝置，其效率的高低、可靠性的好壞將直接影響整個并網(wǎng)型系統(tǒng)的性能和投資。按照不同的標準光伏并網(wǎng)逆變器的拓撲結(jié)構分為很多種，本文主要研究單相非隔離型光伏并網(wǎng)逆變器。 文章首先概述了光伏并網(wǎng)系統(tǒng)的發(fā)展情況并分析了當前國際金融危機對光伏產(chǎn)業(yè)的影響。其次，分析了當前國際市場上主要的光伏逆變器產(chǎn)品的特點，概括了光伏并網(wǎng)系統(tǒng)中光伏陣列的配置。隨后，本文以單相全橋拓撲為模型分析了非隔離型并網(wǎng)系統(tǒng)在采用不同的PWM調(diào)制策略下的共模電流，指出了抑制共模電流需滿足的條件。對于全橋和半橋拓撲，分析了不同的濾波方式對共模電流抑制的影響。總結(jié)了能夠抑制共模電流的實用電路拓撲并提出了一種能夠抑制共模電流的新拓撲。對不同拓撲的損耗情況在文章中進行了比較。 對于非隔離型并網(wǎng)系統(tǒng)中的逆變器易向電網(wǎng)注入直流分量的問題，首先分析了直流分量產(chǎn)生的原因及其導致變壓器產(chǎn)生的直流偏磁飽和現(xiàn)象。在此基礎上，總結(jié)了抑制直流分量的方法，指出了半橋拓撲能夠抑制直流分量。對于并網(wǎng)電流的控制，工程上通常采用比例積分控制器，而比例積分控制器在理論上無法實現(xiàn)無靜差控制，因此，本文對能夠?qū)崿F(xiàn)無靜差控制的比例諧振控制器進行了簡要分析。最后，在非隔離型1.5kW實驗平臺上對共模電流和直流分量的抑制方法進行了驗證。
標簽： 單相 光伏并網(wǎng) 非隔離型
上傳時間： 2013-07-30
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變頻器在各行各業(yè)中的各種設備上迅速普及應用，已成為當今節(jié)電、改造傳統(tǒng)工業(yè)、改善工藝流程、提高生產(chǎn)過程自動化水平、提高產(chǎn)品質(zhì)量以及推動技術進步的主要手段之一，是國民經(jīng)濟和生活中普遍需要的新技術。但是現(xiàn)有變頻器的調(diào)制算法尚存在一些缺點，如開關損耗大和共模電流大等，因此有必要研究和設計高性能調(diào)制算法的變頻控制器。鑒于此，開展了以下工業(yè)變頻器高性能調(diào)制算法為對象的研究內(nèi)容： 在闡述了工業(yè)變頻器系統(tǒng)的結(jié)構、調(diào)制算法、調(diào)速算法的基礎上，結(jié)合數(shù)學模型，分析了共模電壓產(chǎn)生的原理、共模電流其影響和危害，給出了共模電壓和共模電流的關系。總結(jié)其他的抑制共模電壓的方案基礎上，提出一種新的共模電壓抑制SVPWM；還闡述了死區(qū)產(chǎn)生的原因及其影響，以及死區(qū)補償?shù)脑聿⑸鲜鰞蓚€調(diào)制算法利用MATLAB/SIMULINK軟件對該系統(tǒng)給予了全面的仿真分析。 變頻器硬件部分設計包括整流濾波電路、逆變器功率電路、上電保護電路、DSP控制系統(tǒng)及其外圍電路、IGBT驅(qū)動及保護電路以及反激式開關電源，對于傳感器檢測濾波電路的具體電路參數(shù)設計，是在PSPICE上仿真基礎上得出。并在考慮成本、EMC、效率等因素后考慮完成了所有硬件相關的原理圖繪制和PCB繪制； 變頻器軟件部分設計包括主程序、鍵盤掃描程序、系統(tǒng)狀態(tài)處理程序、PWM發(fā)送中斷程序、電機啟動函數(shù)、電壓調(diào)整程序、AD采樣中斷程序以及故障保護中斷程序。在實現(xiàn)一般SVPWM的基礎上，根據(jù)之前理論和仿真得到的共模電壓抑制SVPWM、以及死區(qū)補償算法，將這兩個對SVPWM進行改進的調(diào)制算法在硬件平臺上實現(xiàn)。 在硬件電路完成設計的各個階段，逐漸編制相應的控制程序，并進行調(diào)試，并完成整個程序的編制和調(diào)試。此外，還調(diào)試了系統(tǒng)所需的反激式開關電源。整個系統(tǒng)調(diào)試中遇到了很多問題，如鍵盤消除抖動問題、共模電壓抑制SVPWM出現(xiàn)的直通現(xiàn)象等。最終完成了工業(yè)變頻器樣機，并且采用的是文章中研究的調(diào)制算法，效果良好，達到設計的目的； 提出了一種將有源功率因數(shù)校正(PFC)技術引用到串級調(diào)速中來提高定子側(cè)功率因數(shù)的新方法。通過建立電動機折算到轉(zhuǎn)子側(cè)的等值電路，重點分析了有源PFC技術代替?zhèn)鹘y(tǒng)串級調(diào)速系統(tǒng)中的不控整流橋后，系統(tǒng)可以等效為轉(zhuǎn)子串電阻調(diào)速。得到了等效串電阻的計算公式和變化趨勢，對電動機功率因數(shù)、電磁轉(zhuǎn)矩脈動也進行了分析，發(fā)現(xiàn)能夠比傳統(tǒng)串級調(diào)速時有所提升。鑒于電動機轉(zhuǎn)子側(cè)電勢頻率非常低，分析了有源PFC的具體實現(xiàn)的特殊考慮和參數(shù)選取方法，并基于對稱平衡的Scott變壓器和兩個單相有源PFC電路實現(xiàn)了繞線電動機轉(zhuǎn)子側(cè)的三相有源低頻PFC，得到超低紋波的直流輸出電壓。利用MATLAB建立了完整的仿真平臺，所得結(jié)果驗證了理論分析的正確性。
上傳時間： 2013-07-09
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近年來，以電池作為電源的微電子產(chǎn)品得到廣泛使用，因而迫切要求采用低電源電壓的模擬電路來降低功耗。目前低電壓、低功耗的模擬電路設計技術正成為微電子行業(yè)研究的熱點之一。 在模擬集成電路中，運算放大器是最基本的電路，所以設計低電壓、低功耗的運算放大器非常必要。在實現(xiàn)低電壓、低功耗設計的過程中，必須考慮電路的主要性能指標。由于電源電壓的降低會影響電路的性能，所以只實現(xiàn)低壓、低功耗的目標而不實現(xiàn)優(yōu)良的性能(如高速)是不大妥當?shù)摹?論文對國內(nèi)外的低電壓、低功耗模擬電路的設計方法做了廣泛的調(diào)查研究，分析了這些方法的工作原理和各自的優(yōu)缺點，在吸收這些成果的基礎上設計了一個3.3 V低功耗、高速、軌對軌的CMOS/BiCMOS運算放大器。在設計輸入級時，選擇了兩級直接共源一共柵輸入級結(jié)構；為穩(wěn)定運放輸出共模電壓，設計了共模負反饋電路，并進行了共模回路補償；在偏置電路設計中，電流鏡負載并不采用傳統(tǒng)的標準共源-共柵結(jié)構，而是采用適合在低壓工況下的低壓、寬擺幅共源-共柵結(jié)構；為了提高效率，在設計時采用了推挽共源極放大器作為輸出級，輸出電壓擺幅基本上達到了軌對軌；并采用帶有調(diào)零電阻的密勒補償技術對運放進行頻率補償。 采用標準的上華科技CSMC 0.6μpm CMOS工藝參數(shù)，對整個運放電路進行了設計，并通過了HSPICE軟件進行了仿真。結(jié)果表明，當接有5 pF負載電容和20 kΩ負載電阻時，所設計的CMOS運放的靜態(tài)功耗只有9.6 mW，時延為16.8ns，開環(huán)增益、單位增益帶寬和相位裕度分別達到82.78 dB，52.8 MHz和76°，而所設計的BiCMOS運放的靜態(tài)功耗達到10.2 mW，時延為12.7 ns，開環(huán)增益、單位增益帶寬和相位裕度分別為83.3 dB、75 MHz以及63°，各項技術指標都達到了設計要求。
標簽： CMOSBiCMOS 低壓 低功耗
上傳時間： 2013-06-29
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現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內(nèi)部進行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發(fā)轉(zhuǎn)換電路，與單端標準比較，LVDS具有很多優(yōu)點： (1)LVDS傳輸?shù)男盘枖[幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小，從而使得該結(jié)構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構特征，這些特點可以改進和簡化系統(tǒng)級的設計，為最終的產(chǎn)品設計和生產(chǎn)打下基礎。設計中對包括20種IO標準在內(nèi)的各電器參數(shù)按照用戶手冊描述進行仿真驗證，性能參數(shù)已達到預期標準。
上傳時間： 2013-05-15
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AD8221中文資料，儀器儀表放大器。高共模抑制比
上傳時間： 2013-07-31
上傳用戶：songrui
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