介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設(shè)計實現(xiàn)。采用了狀態(tài)機和流水線技術(shù)，使得在面積和速度上達到最佳優(yōu)化；添加了輸入和輸出接口的設(shè)計以增強該算法應(yīng)用的靈活性。各模塊均用硬件描述語言實現(xiàn)，最終下載到FPGA芯片Stratix EP1S25F780C5中。
標簽： 3DES FPGA 加密算法 算法
上傳時間： 2013-08-20
上傳用戶：HGH77P99
學(xué)習(xí)vhdl硬件描述語言的一些例子的原代碼，比較全面，相信對初學(xué)者很有幫助
標簽： vhdl 硬件描述語言 代碼
上傳時間： 2013-08-23
上傳用戶：四只眼
描述了用CoolRunner CPLD實現(xiàn)mp3 player的一種方法，值得學(xué)習(xí)
標簽： CoolRunner player CPLD mp3
上傳時間： 2013-08-28
上傳用戶：chenhr
詳細描述了在FPGA/CPLD設(shè)計過程中應(yīng)注意的地方,和如何提高設(shè)計效率,對FPGA設(shè)計者有很好的幫助
標簽： FPGA CPLD 過程 如何提高
上傳時間： 2013-08-29
上傳用戶：wfeel
是關(guān)于FPGA/URT原理的一個詳細描述.而且里面還有DDAIII實驗箱的URT驅(qū)動實現(xiàn).
標簽： FPGA URT
上傳時間： 2013-09-03
上傳用戶：xcy122677
這是一個用MAX+PLUSII開發(fā)FPGA（1K30器件）開發(fā)的李沙育圖形發(fā)生器（硬件描述語言部分）。
標簽： PLUSII FPGA 1K30 MAX
上傳用戶：zhyfjj
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
標簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
CPLD數(shù)字電路設(shè)計硬件描述語言一例+一本經(jīng)典教材，入門專用
標簽： CPLD 數(shù)字 電路設(shè)計 硬件描述語言
上傳用戶：as275944189
大型設(shè)計中FPGA的多時鐘設(shè)計策略,很詳細的描述了在FPGA設(shè)計中時鐘設(shè)計的方法
標簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
此精彩教程,詳細的描述了制板的流程,對于初學(xué)者有很大的入門用處!
標簽： protel 99 se 教程
上傳時間： 2013-09-11
上傳用戶：sklzzy
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