自制邏輯筆、信號(hào)發(fā)生器,電路圖加程序 可作為汽車儀表跑表器
標(biāo)簽： 邏輯筆 信號(hào)發(fā)生器 電路圖 汽車儀表
上傳時(shí)間： 2017-05-02
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32位全加器 在querters II 下面運(yùn)行成功 仿真 驗(yàn)證均已成功
標(biāo)簽： querters II 全加器 仿真
上傳時(shí)間： 2017-05-03
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N分頻器則是一個(gè)簡(jiǎn)單的除N 計(jì)數(shù)器。分頻器對(duì)脈沖加減電路的輸出脈沖再進(jìn)行N分頻，得到整個(gè)環(huán)路的輸出信號(hào)Fout。
標(biāo)簽： N分頻 計(jì)數(shù)器 分頻器 減
上傳時(shí)間： 2017-05-04
上傳用戶：royzhangsz
4位全加器設(shè)計(jì)，包含半加器構(gòu)成全加器，由全加器構(gòu)成4位全加器及其拓展
標(biāo)簽： 全加器
上傳時(shí)間： 2017-05-06
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八位全加器，實(shí)現(xiàn)自動(dòng)加法，哈哈哈，大家共享
上傳時(shí)間： 2013-12-16
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一位全加器，VERILOG實(shí)現(xiàn)，包括測(cè)試文件，測(cè)試可用，歡迎下載，共同學(xué)習(xí)
上傳時(shí)間： 2013-12-24
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一個(gè)全加器的systemc代碼，包括模塊的定義以及測(cè)試平臺(tái)
標(biāo)簽： systemc 全加器 代碼
上傳時(shí)間： 2017-05-20
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FPGA 開發(fā)板源碼。芯片為Mars EP1C6F.VHDL語言。可實(shí)現(xiàn)一些基本的功能。如乘法器、加法器、多路選擇器等。
標(biāo)簽： FPGA Mars VHDL EP
上傳時(shí)間： 2017-05-25
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FPGA開發(fā)板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。
標(biāo)簽： Verilog EP1C6F FPGA Mars
上傳時(shí)間： 2014-11-10
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8位全加器的VHDL語言描述，有需要的頂一下。
標(biāo)簽： VHDL 8位 全加器 語言
上傳時(shí)間： 2017-05-30
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