本文是基于Arria V和Cyclone V精度可調(diào)DSP模塊的高性能DSP應(yīng)用與實(shí)現(xiàn)（英文資料）
標(biāo)簽： DSP Cyclone Arria 精度可調(diào)
上傳時(shí)間： 2014-12-28
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七天玩轉(zhuǎn)Altera：學(xué)習(xí)FPGA必經(jīng)之路包括基礎(chǔ)篇、時(shí)序篇和驗(yàn)證篇三個(gè)部分。
上傳時(shí)間： 2013-10-11
上傳用戶：woshinimiaoye
關(guān)于Verilog中的可綜合語句和不可綜合語句的匯總介紹
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-09
上傳用戶：青春給了作業(yè)95
針對調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法，通過對不同調(diào)制樣式信號的解調(diào)模塊的動(dòng)態(tài)加載，來實(shí)現(xiàn)了不同環(huán)境下針對不同調(diào)制樣式的解調(diào)。這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性，并減低了成本和功耗。該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn)，可以對其它通信信號處理系統(tǒng)設(shè)計(jì)提供一定的參考。
標(biāo)簽： FPGA 部分動(dòng)態(tài)可重構(gòu) 信號解調(diào)系統(tǒng)
上傳時(shí)間： 2013-11-11
上傳用戶：GeekyGeek
針對重構(gòu)文件的大小、動(dòng)態(tài)容錯(cuò)時(shí)隙的長短、實(shí)現(xiàn)的復(fù)雜性、模塊間通信方式、冗余資源的比例與布局等關(guān)鍵問題進(jìn)行了分析。并對一些突出問題,提出了基于算法和資源多級分塊的解決方法,闡述了新方法的性能,及其具有的高靈活性高、粒度等參數(shù)可選擇、重構(gòu)布線可靠性高、系統(tǒng)工作頻率有保障的優(yōu)點(diǎn)。
標(biāo)簽： FPGA 動(dòng)態(tài)可重構(gòu) 容錯(cuò) 技術(shù)研究
上傳時(shí)間： 2014-12-28
上傳用戶：Yue Zhong
WP369可擴(kuò)展式處理平臺(tái)-各種嵌入式系統(tǒng)的理想解決方案 ：Delivering unrivaled levels of system performance,flexibility, scalability, and integration to developers,Xilinx's architecture for a new Extensible Processing Platform is optimized for system power, cost, and size. Based on ARM's dual-core Cortex™-A9 MPCore processors and Xilinx’s 28 nm programmable logic,the Extensible Processing Platform takes a processor-centric approach by defining a comprehensive processor system implemented with standard design methods. This approach provides Software Developers a familiar programming environment within an optimized, full featured,powerful, yet low-cost, low-power processing platform.
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-10-22
上傳用戶：685
賽靈思的新型可擴(kuò)展式處理平臺(tái)架構(gòu)可為開發(fā)人員提供無與倫比的系統(tǒng)性能、靈活性、可擴(kuò)展性和集成度，并為降低系統(tǒng)功耗、成本和縮小尺寸進(jìn)行了精心優(yōu)化。 可擴(kuò)展式處理平臺(tái)基于 ARM 的雙核 Cortex™-A9MPCore 處理器以及賽靈思的 28nm 可編程邏輯之上，采用以處理器為核心的設(shè)計(jì)方案，并能定義通過標(biāo)準(zhǔn)設(shè)計(jì)方法實(shí)施的綜合處理器系統(tǒng)。這種方案可為軟件開發(fā)人員在功能齊備且強(qiáng)大的優(yōu)化型低成本低功耗處理平臺(tái)上提供熟悉的編程環(huán)境。
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-11-20
上傳用戶：杏簾在望
基于Actel FPGA 的多串口擴(kuò)展設(shè)計(jì)采用了Actel 公司高集成度，小體積，低功耗，低系統(tǒng)成本，高安全性和可靠性的小容量FPGA—A3P030 進(jìn)行設(shè)計(jì)，把若干接口電路的功能集成到A3P030 中，實(shí)現(xiàn)了三路以上的串口擴(kuò)展。該設(shè)計(jì)靈活性高，可根據(jù)需求靈活實(shí)現(xiàn)并行總線擴(kuò)展三路UART 或者SPI 擴(kuò)展三路UART，波特率可以靈活設(shè)置。
標(biāo)簽： Actel FPGA 多串口 擴(kuò)展設(shè)計(jì)
上傳時(shí)間： 2013-10-18
上傳用戶：JIEWENYU
本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內(nèi)嵌的增強(qiáng)型可重配置PLL在不同的輸入時(shí)鐘頻率之間的動(dòng)態(tài)適應(yīng)，其目的是通過提供PLL的重配置功能，使得不需要對FPGA進(jìn)行重新編程就可以通過軟件手段完成PLL的重新配置，以重新鎖定和正常工作。
上傳時(shí)間： 2013-11-30
上傳用戶：liuqy
帶解碼四路無線遙控接收模塊
上傳時(shí)間： 2013-11-13
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