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基于IEEE 1394總線的高速相機(jī)(jī)數(shù)(shù)據(jù)(jù)傳輸方案設(shè)(shè)計(jì)(jì)

高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號(hào)處理的基礎(chǔ)，廣泛應(yīng)用于雷達(dá)、聲納、軟件無(wú)線電、瞬態(tài)信號(hào)測(cè)試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號(hào)處理任務(wù)越來(lái)越繁重，對(duì)數(shù)據(jù)采集處理系統(tǒng)的要求也越來(lái)越高。近年來(lái)FPGA由于其設(shè)計(jì)靈活性、更強(qiáng)的適應(yīng)性及可重構(gòu)性，結(jié)合SDRAM的高速、大容量、價(jià)格優(yōu)勢(shì)，在設(shè)計(jì)高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)時(shí)受到了廣泛的關(guān)注。本課題重點(diǎn)研究了基于FPGA與DDR2-SDRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)技術(shù)，為需要大容量存儲(chǔ)器的系統(tǒng)設(shè)計(jì)提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，并從總體設(shè)計(jì)構(gòu)想到各邏輯細(xì)節(jié)實(shí)現(xiàn)都進(jìn)行了詳細(xì)描述。根據(jù)DDR2-SDRAM的特點(diǎn)，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)了該高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，并對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證與分析，結(jié)果表明本設(shè)計(jì)完全能夠滿足系統(tǒng)的性能指標(biāo)。

標(biāo)簽： 高速實(shí)時(shí)數(shù) 采集系統(tǒng)

上傳時(shí)間： 2013-06-24

上傳用戶：lansedeyuntkn
基于DSP的移相全橋變換器的研究

· 摘要：研究了以全橋變換器作為主電路拓?fù)洹⒁訲MS320LF240x系列DSP作主控芯片、以移相控制方式作為控制方案的移相全橋軟開(kāi)關(guān)DC-DC變換器.由DSP發(fā)出移相控制信號(hào)并經(jīng)芯片IR2110驅(qū)動(dòng)放大,在移相驅(qū)動(dòng)信號(hào)的控制下可以實(shí)現(xiàn)全橋變換器主功率開(kāi)關(guān)的ZVS.進(jìn)行了系統(tǒng)軟件和硬件的設(shè)計(jì),并安裝了實(shí)驗(yàn)樣機(jī),實(shí)驗(yàn)結(jié)果表明設(shè)計(jì)方案正確,軟開(kāi)關(guān)效果良好.

標(biāo)簽： DSP 移相全橋變換器

上傳時(shí)間： 2013-07-25

上傳用戶：mikesering
基于ADF4111的鎖相環(huán)頻率合成器設(shè)計(jì)

為得到性能優(yōu)良、符合實(shí)際工程的鎖相環(huán)頻率合成器，提出了一種以ADI的仿真工具ADIsimPLL為基礎(chǔ)，運(yùn)用ADS（Advanced Design System 2009）軟件的快速設(shè)計(jì)方法。采用此方法設(shè)計(jì)了頻率輸出為930~960 MHz的頻率合成器。結(jié)果表明該頻率合成器的鎖定時(shí)間、相位噪聲以及相位裕度等指標(biāo)均達(dá)到了設(shè)計(jì)目標(biāo)。

標(biāo)簽： 4111 ADF 鎖相環(huán) 頻率合成器

上傳時(shí)間： 2013-12-16

上傳用戶：萍水相逢
帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)

設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開(kāi)關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。

標(biāo)簽： CMOS 增益提高運(yùn)算放大器設(shè)計(jì)

上傳時(shí)間： 2014-12-23

上傳用戶：jiiszha
基于ATmega48的3相無(wú)刷電機(jī)的控制方法

介紹了采用ATmega48單片機(jī)實(shí)現(xiàn)三相無(wú)刷直流電機(jī)控制器的方法。利用Atmega48獲得帶死區(qū)的脈寬調(diào)制（PWM）、霍爾傳感器的換相處理、正弦驅(qū)動(dòng)信號(hào)的產(chǎn)生和電機(jī)轉(zhuǎn)速的控制等功能。采用該方法的優(yōu)點(diǎn)是所需的外圍器件少，成本低。 Abstract: The method of 3-phase brushless DC motor control based on ATmega48 is presented in this paper.The system uses ATmega48 to generate PWM signals with dead-time, hall sensors signals commutation，sine driving signal and rotational speed of motor.Using this method，the needed external devices are few, the cost is low.

標(biāo)簽： ATmega 48 無(wú)刷電機(jī) 控制方法

上傳時(shí)間： 2013-12-09

上傳用戶：330402686
基于CPLD與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)

本文針對(duì)新型匝間耐壓測(cè)試儀中需要高速采集數(shù)據(jù)的問(wèn)題提出了一種結(jié)合CPLD 與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案。CPLD 產(chǎn)生A/D 芯片的控制時(shí)序以及SRAM 的讀寫控制時(shí)序，單片機(jī)輸出給CPLD控制A/D 轉(zhuǎn)換的啟動(dòng)信號(hào)，并通過(guò)CPLD 讀取SRAM 中的采樣數(shù)據(jù)。該系統(tǒng)具有較好的可移植性。

標(biāo)簽： CPLD 單片機(jī) 高速數(shù)據(jù) 采集系統(tǒng)

上傳時(shí)間： 2013-11-15

上傳用戶：狗日的日子
NiosⅡ和USB接口的高速數(shù)據(jù)采集卡設(shè)計(jì)

基于fpga的高速數(shù)據(jù)采集卡設(shè)計(jì)制作

標(biāo)簽： Nios USB 接口高速數(shù)據(jù)

上傳時(shí)間： 2014-12-28

上傳用戶：cx111111
基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計(jì)

NiosII軟核處理器是Altera公司開(kāi)發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語(yǔ)言完成該接口設(shè)計(jì)，最后通過(guò)QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。

標(biāo)簽： NiosII 軟核處理器步進(jìn)電機(jī) 接口設(shè)計(jì)

上傳時(shí)間： 2014-12-28

上傳用戶：jiwy
基于FPGA的高速電路設(shè)計(jì)與仿真

現(xiàn)代數(shù)字信號(hào)處理從視頻擴(kuò)展到了中頻甚至射頻,針對(duì)要求信號(hào)處理的處理速度越來(lái)越高、傳輸速率越來(lái)越快等特點(diǎn),給出了一款使用高性能FPGA、DAC以及經(jīng)先進(jìn)的PCB設(shè)計(jì)工具設(shè)計(jì)、仿真的高速信號(hào)處理模塊,實(shí)現(xiàn)了對(duì)高速信號(hào)的實(shí)時(shí)接收和處理。關(guān)鍵詞:數(shù)字信號(hào)處理; 高速電路; FPGA;設(shè)計(jì)與仿真

標(biāo)簽： FPGA 高速電路仿真

上傳時(shí)間： 2013-10-21

上傳用戶：wendy15
基于TLK2711的高速串行全雙工通信協(xié)議研究

針對(duì)實(shí)時(shí)型相機(jī)對(duì)系統(tǒng)小型化、通用化及數(shù)據(jù)高速率可靠傳輸?shù)男枨螅闹性谘芯扛咚俅衅?解串器（SerDes）器件TLK2711工作原理的基礎(chǔ)上，提出了高速串行全雙工通信協(xié)議總體設(shè)計(jì)方案。文章以TLK2711為物理層、FPGA為鏈路層設(shè)計(jì)了高速串行全雙工通信協(xié)議，對(duì)協(xié)議的實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。協(xié)議的在定制中力求做到了最簡(jiǎn)化，為上層用戶提供簡(jiǎn)單的數(shù)據(jù)接口。試驗(yàn)中通過(guò)兩塊電路板的聯(lián)調(diào)，完成了數(shù)據(jù)率為2.5Gbps的點(diǎn)對(duì)點(diǎn)高速傳輸，采用發(fā)送偽隨機(jī)碼測(cè)試，系統(tǒng)工作2小時(shí)，所測(cè)誤碼率小于10-12。

標(biāo)簽： 2711 TLK 高速串行全雙工

上傳時(shí)間： 2014-12-28

上傳用戶：wff