目錄 C語言基礎知識 C 語言簡介 C 語言的特點… C 語言的發展和標準化…數據類型、運算、表達式和編譯預處理 數據類型… 基本類型與數據表示 整數類型和整數的表示… 實數類型和實數的表示… 字符類型和字符的表示… 運算符、表達式與計算… 算術運算符 算術表達式 表達式的求值… 變量——概念、定義和使用… 變量的定義0 變量的使用：取值與賦值 預處理 文件包含命令… 宏定義與宏替換…邏輯判斷與運算… 關系運算和邏輯運算 復雜條件的描述0 i f語句循環控制 whi le語句 for語句… 循環程序常用的若干機制 增量和減量運算符（++、--） 逗號運算符 控制結構和控制語句 do-while循環結構… 流程控制語句… goto語句… 開關語句…函數 概述… 函數定義和程序的函數分解… 函數定義… 函數調用…數組 數組的概念、定義和使用 數組變量定義… 數組的使用 數組的初始化…結構 結構（struct） 結構說明與變量定義 結構變量的初始化和使用 結構與函數 處理結構的函數0指針 指針的概念 指針操作… 指針作為函數的參數 與指針有關的一些問題… 指針與數組 指向數組元素的指針 基于指針運算的數組程序設計 數組參數與指針 字符指針與字符數組0
上傳時間： 2013-11-16
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順序表基本操作
上傳時間： 2013-12-16
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adence_SPB_15.51基本知識
標簽： Cadence_SPB 15.51 基本知識
上傳時間： 2014-01-04
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初學ModelSimSE時被迷糊了幾天的若干概念[1].unlocked
標簽： ModelSimSE unlocked
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01_靜態時序分析基本原理和時序分析模型
上傳時間： 2013-10-17
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rotel_99se布線的基本流程
上傳時間： 2013-10-18
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cadence16.5基本規則設置。
上傳時間： 2013-11-18
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ORCAD基本問題的集成束
上傳時間： 2013-11-15
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Verilog基本電路設計指導書
上傳時間： 2013-11-21
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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