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外部頻率

基于FPGA實現固定倍率的圖像縮放

基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在單元體內部，事先計算出卷積系數。

標簽： FPGA 倍率圖像

上傳時間： 2013-12-03

上傳用戶：fudong911
采用高速串行收發器Rocket I/O實現數據率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發器

上傳時間： 2013-11-06

上傳用戶：smallfish
LTE基站誤碼率測試方法和測試平臺設計

LTE基站誤碼率測試是基站射頻測試中最為關鍵的測試項目之一，提出一種快速、高效的測試方法和測試架構。該方案采用基站射頻板作為數據采集卡、完成上行鏈路的解調和模擬信號轉換成I/Q數據功能，利用ADS、MATLAB搭建上行信道的同步、解碼功能。測試表明該方案的測試精度達到 0.2dB，完全滿足研發和生產中測試上行相關射頻指標的功能需求，同時本設計還具有開發周期短、投資成本低，操作簡便、很強的跨系統移植能力。

標簽： LTE 基站誤碼率測試方法

上傳時間： 2013-11-17

上傳用戶：xhwst
最佳接收機誤碼率的兩種估算觀點

很多教材都是從統計的觀點討論分析了最佳接收機的誤碼率問題，統計的觀點認為信道的噪聲是非帶限的高斯白噪聲，分析的過程也假設接收機非帶限。但是從實際和濾波的觀點來看，任何形式的接收機都是頻帶受限的，進入到接收機檢測器的噪聲頻帶也會受限。文中基于統計和濾波的觀點，討論了最佳接收機的誤碼率問題，得出的結論相同，但是分析的過程體現了兩者的不同之處，有助于更好的了解數字信號的最佳接收。

標簽： 接收機誤碼率

上傳時間： 2013-11-04

上傳用戶：爺的氣質
甚低頻大地等效電阻率分析

文中利用散射迭加方法，推導了多層土壤視在電阻率的計算公式。在此基礎上結合場地測試數據，利用復鏡像法和電位函數計算法對天線場區的土壤模型進行反演，獲得土壤分層結構。然后從電磁理論出發，根據所得到的土壤分層模型參數，推導出甚低頻大地等效電阻率的3種等效法則，并對每一種等效法則下的等效電阻率進行了推導分析。

標簽： 低頻等效電阻率分

上傳時間： 2013-11-10

上傳用戶：guanliya
DAC34H84 HD2 性能優化與PCB布局建議

DAC34H84 是一款由德州儀器（TI）推出的四通道、16 比特、采樣1.25GSPS、功耗1.4W 高性能的數模轉換器。支持625MSPS 的數據率，可用于寬帶與多通道系統的基站收發信機。由于無線通信技術的高速發展與各設備商基站射頻拉遠單元（RRU/RRH）多種制式平臺化的要求，目前收發信機單板支持的發射信號頻譜越來越寬，而中頻頻率一般沒有相應提高，所以中頻發射DAC 發出中頻（IF）信號的二次諧波（HD2）或中頻與采樣頻率Fs 混疊產生的信號（Fs-2*IF）離主信號也越來越近，因此這些非線性雜散越來越難被外部模擬濾波器濾除。這些子進行pcb設計布局，能取得較好的信號完整性效果，可以在pcb打樣后，更放心。這些雜散信號會降低發射機的SFDR 性能，優化DAC 輸出的二次諧波性能也就變得越來越重要。

標簽： DAC 34H H84 HD2

上傳時間： 2013-12-28

上傳用戶：tsfh
基于FPGA實現固定倍率的圖像縮放

基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在單元體內部，事先計算出卷積系數。

標簽： FPGA 倍率圖像

上傳時間： 2013-10-12

上傳用戶：kz_zank
采用高速串行收發器Rocket I/O實現數據率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發器

上傳時間： 2013-10-13

上傳用戶：lml1234lml
PCB設計經典資料

本文將接續介紹電源與功率電路基板，以及數字電路基板導線設計。寬帶與高頻電路基板導線設計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數為2 倍。此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設計目標低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導致頻率特性產生波動現象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。圖28 是根據圖26 制成的OP 增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。

標簽： PCB

上傳時間： 2013-11-09

上傳用戶：z754970244
PLC控制系統設計---外部接線圖

PLC控制系統設計---外部接線圖

標簽： PLC 控制系統設計接線圖

上傳時間： 2013-11-03

上傳用戶：432234