Xilinx UltraScale™ 架構針對要求最嚴苛的應用，提供了前所未有的ASIC級的系統級集成和容量。 UltraScale架構是業界首次在All Programmable架構中應用最先進的ASIC架構優化。該架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同 時還能從單芯片擴展到3D IC。借助Xilinx Vivado®設計套件的分析型協同優化，UltraScale架構可以提供海量數據的路由功能，同時還能智能地解決先進工藝節點上的頭號系統性能瓶頸。 這種協同設計可以在不降低性能的前提下達到實現超過90%的利用率。 UltraScale架構的突破包括： • 幾乎可以在晶片的任何位置戰略性地布置類似于ASIC的系統時鐘，從而將時鐘歪斜降低達50% • 系統架構中有大量并行總線，無需再使用會造成時延的流水線，從而可提高系統速度和容量 • 甚至在要求資源利用率達到90%及以上的系統中，也能消除潛在的時序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構建更大型器件，并在工藝技術方面領先當前行業標準整整一代 • 能在更低的系統功耗預算范圍內顯著提高系統性能，包括多Gb串行收發器、I/O以及存儲器帶寬 • 顯著增強DSP與包處理性能 賽靈思UltraScale架構為超大容量解決方案設計人員開啟了一個全新的領域。
標簽： UltraScale Xilinx 架構
上傳時間： 2013-12-23
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附件有二個文當，都是dxp2004教程 ，第一部份DXP2004的相關快捷鍵，以及中英文對照的意思。第二部份細致的講解的如何使用DXP2004。 dxp2004教程第一部份： 目錄 1 快捷鍵 2 常用元件及封裝 7 創建自己的集成庫 12 板層介紹 14 過孔 15 生成BOM清單 16 頂層原理圖: 16 生成PCB 17 包地 18 電路板設計規則 18 PCB設計注意事項 20 畫板心得 22 DRC 規則英文對照 22 一、Error Reporting 中英文對照 22 A ： Violations Associated with Buses 有關總線電氣錯誤的各類型（共 12 項） 22 B ：Violations Associated Components 有關元件符號電氣錯誤（共 20 項） 22 C ： violations associated with document 相關的文檔電氣錯誤（共 10 項） 23 D ： violations associated with nets 有關網絡電氣錯誤（共 19 項） 23 E ： Violations associated with others 有關原理圖的各種類型的錯誤 (3 項 ) 24 二、 Comparator 規則比較 24 A ： Differences associated with components 原理圖和 PCB 上有關的不同 ( 共 16 項 ) 24 B ： Differences associated with nets 原理圖和 PCB 上有關網絡不同（共 6 項） 25 C ： Differences associated with parameters 原理圖和 PCB 上有關的參數不同（共 3 項） 25 Violations Associated withBuses欄 —總線電氣錯誤類型 25 Violations Associated with Components欄 ——元件電氣錯誤類型 26 Violations Associated with documents欄 —文檔電氣連接錯誤類型 27 Violations Associated with Nets欄 ——網絡電氣連接錯誤類型 27 Violations Associated with Parameters欄 ——參數錯誤類型 28 dxp2004教程第二部份 路設計自動化（ Electronic Design Automation ） EDA 指的就是將電路設計中各種工作交由計算機來協助完成。如電路圖（ Schematic ）的繪制，印刷電路板（ PCB ）文件的制作執行電路仿真（ Simulation ）等設計工作。隨著電子工業的發展，大規模、超大規模集成電路的使用是電路板走線愈加精密和復雜。電子線路 CAD 軟件產生了， Protel 是突出的代表，它操作簡單、易學易用、功能強大。 1.1 Protel 的產生及發展 1985 年 誕生 dos 版 Protel 1991 年 Protel for Widows 1998 年 Protel98 這個 32 位產品是第一個包含 5 個核心模塊的 EDA 工具 1999 年 Protel99 既有原理圖的邏輯功能驗證的混合信號仿真，又有了 PCB 信號完整性 分析的板級仿真，構成從電路設計到真實板分析的完整體系。 2000 年 Protel99se 性能進一步提高，可以對設計過程有更大控制力。 2002 年 Protel DXP 集成了更多工具，使用方便，功能更強大。 1.2 Protel DXP 主要特點 1 、通過設計檔包的方式，將原理圖編輯、電路仿真、 PCB 設計及打印這些功能有機地結合在一起，提供了一個集成開發環境。 2 、提供了混合電路仿真功能，為設計實驗原理圖電路中某些功能模塊的正確與否提供了方便。 3 、提供了豐富的原理圖組件庫和 PCB 封裝庫，并且為設計新的器件提供了封裝向導程序，簡化了封裝設計過程。 4 、提供了層次原理圖設計方法，支持“自上向下”的設計思想，使大型電路設計的工作組開發方式成為可能。 5 、提供了強大的查錯功能。原理圖中的 ERC （電氣法則檢查）工具和 PCB 的 DRC （設計規則檢查）工具能幫助設計者更快地查出和改正錯誤。 6 、全面兼容 Protel 系列以前版本的設計文件，并提供了 OrCAD 格式文件的轉換功能。 7 、提供了全新的 FPGA 設計的功能，這好似以前的版本所沒有提供的功能。
上傳時間： 2015-01-01
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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摘要： 隨著微電子技術和計算機技術的迅速發展，PLC（即可編程控制器）在工業控制領域內得到十分廣泛地應用。PLC是一種基于數字計算機技術、專為在工業環境下應用而設計的電子控制裝置，它采用可編程序的存儲器，用來存儲用戶指令，通過數字或模擬的輸入/輸出，完成一系列邏輯、順序、定時、記數、運算等確定的功能，來控制各種類型的機電一體化設備和生產過程。本文介紹了利用可編程控制器編寫的一個五層電梯的控制系統，檢驗電梯PLC控制系統的運行情況。實踐證明，PLC可遍程控制器和MCGS組態軟件結合有利于PLC控制系統的設計、檢測，具有良好的應用價值。 電梯是隨著高層建筑的興建而發展起來的一種垂直運輸工具。多層廠房和多層倉庫需要有貨梯；高層住宅需要有住宅梯；百貨大樓和賓館需要有客梯，自動扶梯等。在現代社會，電梯已像汽車、輪船一樣，成為人類不可缺少的交通運輸工具。據統計，美國每天乘電梯的人次多于乘載其它交通工具的人數。當今世界，電梯的使用量已成為衡量現代化程度的標志之一。追溯電梯這種升降設備的歷史，據說它起源于公元前236年的古希臘。當時有個叫阿基米德的人設計出--人力驅動的卷筒式卷揚機。1858年以蒸汽機為動力的客梯，在美國出現，繼而有在英國出現水壓梯。1889年美國的奧梯斯電梯公司首先使用電動機作為電梯動力，這才出現名副其實的電梯，并使電梯趨于實用化。1900年還出現了第一臺自動扶梯。1949年出現了群控電梯，首批4～6臺群控電梯在紐約的聯合國大廈被使用。1955年出現了小型計算機（真空管）控制電梯。1962年美國出現了速度達8米/秒的超高速電梯。1963年一些先進工業國只成了無觸點半導體邏輯控制電梯。1967年可控硅應用于電梯，使電梯的拖動系統筒化，性能提高。1971年集成電路被應用于電梯。第二年又出現了數控電梯。1976年微處理機開始用于電梯，使電梯的電氣控制進入了一個新的發展時期。 1電梯簡介 1.1電梯的基本分類 1.1.1按用途分類 ⑴ 乘客電梯：為運送乘客而設計的電梯。主用與賓館，飯店，辦公樓，大型商店等客流量大的場合。這類電梯為了提高運送效率，其運行速度比較快，自動化程度比較高。轎廂的尺寸和結構形式多為寬度大于深度，使乘客能暢通地進出。而且安全設施齊全，裝潢美觀。
上傳時間： 2013-10-16
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本資料是關于Altera公司基本器件的主要介紹（主要特性、優勢、適用配置器件、型號、引腳、下載電纜、軟件等） 目 錄 1、 MAX7000系列器件 2、 MAX3000A系列器件 3、 MAX II 系列器件 4、 Cyclone系列器件 5、 Cyclone II系列器件 6、 Stratix系列器件 7、 Stratix GX系列器件 8、 Stratix II系列器件 9、 HardCopy II結構化ASIC 10、其它系列器件 11、配置器件 12、下載電纜 13、開發軟件 14、IP CORE 15、Nios II嵌入式處理器 16、ALTERA開發板 17、ALTERA電源選擇
上傳時間： 2013-11-04
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MATLAB及其在FPGA中的應用（第2版）本書緊密結合作者在MATIAB和FPGA應用領域中的實際經驗，講述了MATIAB的基本使用方法及其在FPGA設計中的應用。書中略去對MATIAB和FPGA的一般性介紹，以大量設計實例為切入點，將MATIAB強大的數值計算和算法仿真功能與當今電子設計領域快速發展的FPGA設計技術相結合，重點講述了FPGA設計中的MATLAB聯合仿真問題，最后以三個大型設計實例結束全書的討論。 目錄
上傳時間： 2013-11-15
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可編程技術勢在必行 — 用更少的資源實現更多功能 隨時隨地降低風險、使用可編程硬件設計平臺快速開發差異化產品 — 驅使人們不斷探索能夠提供更大容量、更低功耗和更高帶寬的 FPGA 解決方案，用來創建目前 ASIC 和 ASSP 所能提供的系統級功能。賽靈思已經開發出一種創新型 FPGA 設計和制造方法，能夠滿足“可編程技術勢在必行”的兩大關鍵要求。堆疊硅片互聯技術是新一代 FPGA 的基礎，不僅超越了摩爾定律，而且實現的功能能夠滿足最嚴格的設計要求。利用該技術，賽靈思縮短了批量交付最大型 FPGA 所需的時間，從而可以滿足最終客戶的批量生產需求。本白皮書將探討促使賽靈思開發堆疊硅片互聯技術的技術及經濟原因，以及使之實現的創新方法。
上傳時間： 2013-10-24
上傳用戶：Yue Zhong
在 PCB 設計中，布線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的， 在整個 PCB 中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB 布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動布線及交互式布線，在自動布線之前， 可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行， 以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。 目 錄 高速 PCB 設計指南之一 高速 PCB 設計指南之二 PCB Layout指南(上) PCB Layout指南(下) PCB 設計的一般原則 PCB 設計基礎知識 PCB 設計基本概念 pcb 設計注意事項 PCB 設計幾點體會 PCB LAYOUT 技術大全 PCB 和電子產品設計 PCB 電路版圖設計的常見問題 PCB 設計中格點的設置 新手設計 PCB 注意事項 怎樣做一塊好的 PCB 板 射頻電路 PCB 設計 設計技巧整理 用 PROTEL99 制作印刷電路版的基本流程 用 PROTEL99SE 布線的基本流程 蛇形走線有什么作用 封裝小知識 典型的焊盤直徑和最大導線寬度的關系 新手上路認識 PCB 新手上路認識 PCB< ;二>
上傳時間： 2013-10-26
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15.2 已經加入了有關貫孔及銲點的Z軸延遲計算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項. 點選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時間： 2013-11-12
上傳用戶：Late_Li
目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2013-11-20
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