用Verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!
標(biāo)簽： Verilog FPGA PWM 語(yǔ)言
上傳時(shí)間： 2013-08-16
上傳用戶：梧桐
用FPGA設(shè)計(jì)數(shù)字系統(tǒng)，2007年上海FPGA研修班王巍老師講義
標(biāo)簽： FPGA 數(shù)字系統(tǒng)
上傳用戶：duoshen1989
lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳時(shí)間： 2013-08-18
上傳用戶：qwe1234
這是一個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2013-08-19
上傳用戶：alex wang
用VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算,大家共享
標(biāo)簽： VHDL FPGA 語(yǔ)言 浮點(diǎn)運(yùn)算
上傳用戶：epson850
一個(gè)關(guān)于4CAN卡的硬件程序,用VHDL編寫(xiě).就是4路CAN總線
標(biāo)簽： VHDL CAN 硬件 程序
上傳時(shí)間： 2013-08-20
上傳用戶：jiiszha
這是關(guān)于如何使用Design Compiler_FPGA Design Flow 軟件的說(shuō)明書(shū)。
標(biāo)簽： Design Compiler_FPGA Flow 如何使用
上傳用戶：chenxichenyue
用VHDL語(yǔ)言寫(xiě)的程序包含如下功能：1.鍵盤(pán)掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號(hào)與51系列CPU接口，接在51地址數(shù)據(jù)總線上，單片機(jī)通過(guò)訪問(wèn)地址總線上的數(shù)據(jù)寄存器來(lái)控制CPLD
標(biāo)簽： VHDL 語(yǔ)言 上傳時(shí)間： 2013-08-20
上傳用戶：liuqy
FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫(xiě)的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳用戶：liuwei6419
用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接，可以參考
標(biāo)簽： CPLD 9054 DSP PLX
上傳用戶：18862121743
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