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并行處理

10 KEYS 高抗干擾并防水電容式觸摸按鍵VK3610IM SOP16

一．產品描述提供10個觸摸感應按鍵及兩線式串列界面，並有中斷輸出INT腳與MCU聯繫。特性上對於防水和抗干擾方面有很優異的表現! 二。產品特色 1. 工作電壓範圍：3.1V – 5.5V 2. 工作電流：3mA@5V 3. 10 個觸摸感應按鍵 4. 提供串列界面 SCK、SDA、INT 作為與 MCU 溝通方式。 5. 可以經由調整 CAP 腳的外接電容，調整靈敏度，電容越大靈敏度越高 6.具有防水及水漫成片水珠覆蓋在觸摸按鍵面板，按鍵仍可有效判別 7. 內建 LDO 增加電源的抗干擾能力三。產品應用各種大小家電，娛樂產品四．功能描述 1.VK3610IM 於手指按壓觸摸盤，在 60ms 內輸出對應按鍵的狀態。 2.單鍵優先判斷輸出方式處理, 如果 K1 已經承認了, 需要等 K1 放開後, 其他按鍵才能再被承認，同時間只有一個按鍵狀態會被輸出。 3.具有防呆措施, 若是按鍵有效輸出連續超過 10 秒, 就會做復位。 4.環境調適功能，可隨環境的溫濕度變化調整參考值，確保按鍵判斷工作正常。 5.可分辨水與手指的差異，對水漫與水珠覆蓋按鍵觸摸盤，仍可正確判斷按鍵動作。但水不可於按鍵觸摸盤上形成“水柱”，若如此則如同手按鍵一般，會有按鍵承認輸出。 6.內建 LDO 及抗電源雜訊的處理程序，對電源漣波的干擾有很好的耐受能力。 7.不使用的按鍵請接地，避免太過靈敏而產生誤動。

標簽： KEYS VK3610 SOP 10 16 IM VK 抗干擾

上傳時間： 2019-08-08

上傳用戶：szqxw1688
8 KEYS 高抗干擾并防水+省電電容式觸摸按鍵VK3708BM SOP16

一．產品描述提供8個觸摸感應按鍵，二進制(BCD)編碼輸出，具有一個按鍵承認輸出的顯示，按鍵後的資料會維持到下次按鍵，可先判斷按鍵承認的狀態。提供低功耗模式，可使用於電池應用的產品。對於防水和抗干擾方面有很優異的表現! 二．產品特色 1.工作電壓範圍：3.1V – 5.5V 2. 工作電流： 3mA (正常模式)；15 uA (休眠模式) @5V 3. 8 個觸摸感應按鍵 4.持續無按鍵 4 秒，進入休眠模式 5. 提供二進制(BCD)編碼直接輸出介面(上電 D2~D0/111) 6. 按鍵後離開，輸出狀態會維持到下次按鍵才會改變。 7. 提供按鍵承認有效輸出，當有按鍵時輸出低電平，無按鍵為高電平。 8. 可以經由調整 CAP 腳的外接電容，調整靈敏度，電容越大靈敏度越高 9. 具有防水及水漫成片水珠覆蓋在觸摸按鍵面板，按鍵仍可有效判別 10. 內建 LDO 增加電源的抗干擾能力三．產品應用各種大小家電，娛樂產品四．功能描述 1.VK3708BM 於手指按壓觸摸盤，在 60ms 內輸出對應按鍵的狀態。 2.單鍵優先判斷輸出方式處理, 如果 K1 已經承認了, 需要等 K1 放開後, 其他按鍵才能再被承認，同時間只有一個按鍵狀態會被輸出。 3.具有防呆措施, 若是按鍵有效輸出連續超過 10 秒, 就會做復位。 4.環境調適功能，可隨環境的溫濕度變化調整參考值，確保按鍵判斷工作正常。 5.可分辨水與手指的差異，對水漫與水珠覆蓋按鍵觸摸盤，仍可正確判斷按鍵動作。但水不可於按鍵觸摸盤上形成“水柱”，若如此則如同手按鍵一般，會有按鍵承認輸出。 6.內建 LDO 及抗電源雜訊的處理程序，對電源漣波的干擾有很好的耐受能力。 7.不使用的按鍵請接地，避免太過靈敏而產生誤動。聯系人：許碩 QQ：191 888 5898 聯系電話：188 9858 2398（微信）

標簽： KEYS 3708 SOP 16 BM VK 抗干擾防水省電

上傳時間： 2019-08-08

上傳用戶：szqxw1688
這是最近蒐集資料找到的Java PSO Swarm 大家可以下載回去參考使用理面文件有原出處以及作者請大家要記得尊重版權

這是最近蒐集資料找到的Java PSO Swarm 大家可以下載回去參考使用理面文件有原出處以及作者請大家要記得尊重版權

標簽： Swarm Java PSO 家

上傳時間： 2014-12-22

上傳用戶：李夢晗
基于ＰＤＭ的注塑模并行設計系統研究

基于ＰＤＭ的注塑模并行設計系統研究

標簽： 模并行系統研究

上傳時間： 2013-08-04

上傳用戶：eeworm
壓鑄模ＣＡＥ分析及并行設計技術的工程應用

壓鑄模ＣＡＥ分析及并行設計技術的工程應用

標簽： 模分并行工程

上傳時間： 2013-04-15

上傳用戶：eeworm
基于FPGA的ADC并行測試方法研究.rar

高性能ADC產品的出現，給混合信號測試領域帶來前所未有的挑戰。并行ADC測試方案實現了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結了常用ADC參數測試方法和測試流程。使用FPGA實現時域參數評估算法和頻域參數評估算法，并對2個ADC在不同樣本數條件下進行并行測試。通過在FPGA內部實現ADC測試時域算法和頻域算法相結合的方法來搭建測試系統，完成音頻編解碼器WM8731L的控制模式接口、音頻數據接口、ADC測試時域算法和頻域算法的FPGA實現。整個測試系統使用Angilent 33220A任意信號發生器提供模擬激勵信號，共用一個FPGA內部實現的采樣時鐘控制模塊。并行測試系統將WM8731.L片內的兩個獨立ADC的串行輸出數據分流成左右兩通道，并對其進行串并轉換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現了ADC參數的評估算法。在樣本數分別為128和4096的實驗條件下，對WM8731L片內2個被測.ADC并行地進行參數評估，被測參數包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數。實驗結果表明，通過在FPGA內配置2個獨立的參數計算模塊，可并行地實現對2個相同ADC的參數評估，減小單個ADC的平均測試時間。 FPGA片內實時評估算法的實現節省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統。關鍵詞：ADC測試；并行；參數評估；FPGA；FFT

標簽： FPGA ADC 并行測試

上傳時間： 2013-07-11

上傳用戶：tdyoung
基于FPGA的RS255，223編解碼器的高速并行實現.rar

隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。

標簽： FPGA 255 223

上傳時間： 2013-04-24

上傳用戶：思琦琦
基于FFT的GPS信號并行捕獲的研究及其FPGA實現.rar

本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。

標簽： FPGA FFT GPS

上傳時間： 2013-08-06

上傳用戶：青春123
基于FPGA的甚短距離高速并行光傳輸系統研究

甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.

標簽： FPGA 短距離光傳輸高速并行

上傳時間： 2013-07-14

上傳用戶：han0097
全并行Viterbi譯碼器的FPGA實現

　　本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中。　　首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的一些經典算法，對這些算法的硬件結構設計進行優化并利用FPGA實現，而后在QuartusⅡ平臺上對各模塊的實現進行仿真以及在Matlab平臺上對結果進行驗證。最后給出Viterbi譯碼模塊應用在實際系統上的誤碼率測試性能結果。　　測試結果表明，系統的誤碼率達到了工程標準的要求，從而驗證了譯碼器設計的可靠性，同時所設計的基于FPGA實現的全并行Viterbi譯碼器適用于高速數據傳輸的應用場合。

標簽： Viterbi FPGA 并行譯碼器

上傳時間： 2013-07-30

上傳用戶：13913148949