該文檔為基于互相關相似性度量的小波變換分子序列簡介資料，講解的還不錯，感興趣的可以下載看看…………………………
標簽： 小波變換
上傳時間： 2021-10-20
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隨著電力電子技術的飛速發展，越來越多的電力電子裝置被應用到各個領域，給電網注入了不可忽視的無功以及諧波電流。 本文首先介紹了諧波的概念和諧波的危害，闡述了諧波問題研究的必要性和緊迫性，并對諧波抑制的方法作了簡單的介紹。并在此基礎上，通過對有源濾波器和無源濾波器各自的優缺點以及有源濾波器裝置的結構、原理的分析，提出了基于DSP控制器的三相三線制并聯型有源電力濾波器裝置的設計方案。 并聯有源電力濾波器主電路設計是核心環節之一。本文在三相三線并聯型有源電力濾波器數學模型的基礎上，通過對采用空間矢量調制的有源電力濾波器的工作過程的研究和分析，揭示了主電路各參數之間的相互關系。根據瞬態電流跟蹤指標的要求推導出并聯APF輸出電感的估算公式?；趯﹄娏鞲櫿`差矢量的度量，推導出直流側電容電壓臨界值表達式。詳細介紹了輸出濾波器參數的設計方法。 實時、高精度的諧波檢測是有源電力濾波器的重要部分。本文詳細地介紹了瞬時無功功率理論，選擇檢測負載電流的方式以提取諧波。提出了用滑窗迭代作為低通濾波的數字算法，以快速分離負載電流中的基波分量得到諧波指令。以全數字控制為重點，對電流環的數字控制方式，包括數字PI調節器的設計做出了比較詳細的分析。 本文用MATLAB/SIMULINK中的電力系統模塊對有源電力濾波器進行了動態仿真研究。仿真結果表明這種拓撲結構的有源電力濾波器對電力系統中的諧波抑制具有較好的效果。 在理論分析和仿真研究的基礎上，設計了基于TMS320LF2407A控制的并聯型電力有源濾波器，對其控制系統硬件構成進行了詳細的介紹。研制了實驗樣機，對并聯型電力有源濾波器進行了初步的實驗研究。
上傳時間： 2013-04-24
上傳用戶：shiny3333
卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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本論文依據IEEE802.16a物理層對RS-CC碼的參數要求，研究了RS-CC碼的高速編、譯碼的VLSI硬件算法，同時對FPGA開發技術進行了研究，以VerilogHDL為描述語言，在Xilinx公司的FPGA上實現了高速的RS-CC編、譯碼器。RS譯碼器中，錯誤位置多項式和錯誤值多項式的求解采用無求逆單元，并具有規則數據流、易于VLSI實現的改進的歐幾里德算法(MEA)；CC譯碼器由采用模歸一化路徑度量的全并行的“加比選(ACS)”模塊和具有脈動陣列結構的幸存路徑回溯模塊組成?！ ≡趯崿FRS-CC譯碼器的過程中，分別從算法上和根據FPGA的結構特點上，對譯碼器做了一些優化工作，降低了硬件資源占有率和提高了譯碼速度?！ 〈送猓€搭建了以Xilinx公司40萬等效門的FPGASpartan-Ⅲ400-4PQ208為主體，以Cypress公司的USB2.0芯片CY7C68013為高速數據接口的硬件試驗平臺，并在此試驗平臺上實現了文中的高速RS-CC編譯碼系統。
上傳時間： 2013-06-03
上傳用戶：lx9076
現場可編程門陣列FPGA具有性能好、規模大、可重復編程、開發投資小等優點，在現代電子產品中應用得越來越廣泛。隨著微電子技術的高速發展，成本的不斷下降，FPGA正逐漸成為各種電子產品不可或缺的重要部件。 FPGA軟件復雜的設置和不同的算法、FPGA硬件多樣的結構和豐富的功能、各個廠商互不兼容的軟硬件等差異，都不僅使如何挑選合適的軟硬件用于產品設計成為FPGA用戶棘手的問題，而且使構造一個精確合理的FPGA軟硬件性能的測試方法變得十分復雜。 基準測試是用一個基準設計集按照統一的測試規范評估和量化目標系統的軟件或硬件性能，是目前計算機領域應用最廣泛、最主要的性能測試技術。 通過分析影響FPGA軟硬件性能基準測試的諸多因素，比如基準設計的挑選、基準設計的優化，FPGA軟件的設置和約等，本文基于設計和硬件分類、優化策略分類的基準測試規范，提出了一組詳盡的度量指標。 基準測試的規范如下，首先根據測試目的配置測試環境、挑選基準設計和硬件分類，針對不同的FPGA軟硬件優化基準設計，然后按照速度優先最少優化、速度優先最大優化、資源和功耗優先最少優化、資源和功耗優先最大優化四種優化策略分別編譯基準設計，并收集延時、成本、功耗和編譯時間這四種性能數據，最后使用速度優先最少優化下的性能集、速度優先最少優化性能集、資源和功耗優先最少優化下的性能集、資源和功耗優先最大優化下的性能集、速度優先最少和最大優化之間性能集的差、速度優先最少優化下性能集的比較等十個度量指標量化性能，生成測試報告。 最后，本基準測試規范被應用于評估和比較Altera和Xilinx兩廠商軟硬件在低成本領域帶處理器應用方面的性能。
上傳時間： 2013-04-24
上傳用戶：zhangyi99104144
本文以某型號接收機的應用為背景，主要論述了如何實現基于FPGA的參數化的Viterbi譯碼器的知識產權(IP)核。文中詳細論述了譯碼器的內部結構、VerilogHDL(硬件描述語言)實現、仿真測試等。這些可變的參數包括：碼型、ACS(加比選)單元的數目、軟判決比特數、回溯深度等。用戶可以根據自己的需要設置不同的參數由開發工具生成不同的譯碼器用于不同的系統。 本文的創新之處在于,針對FPGA的內部結構提出了一種新的累加度量RAM的組織形式，大大節省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進行電路仿真的方法，大大提高了仿真的速度?！ ∷O計的(2，1，7)連續型5比特軟判決譯碼器已經應用于某型號接收機，經受了實際應用的考驗產生了巨大的經濟效益。
上傳時間： 2013-04-24
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連接器通常被分為兩大類，即信號類和電源類。兩類之間的主要區別在于工作電流和電壓。 一般來說，信號連接器觸點傳輸的電流少于1安培，且在低到中 等電壓下工作。電源類觸點傳輸較高的電流（> 1安培） ，且在中高電壓下工 作。電源連接器可制成不同的級別，從IC插座到電纜連接系統。用于測評連接 器在其使用壽命中的穩定性的關鍵度量是連接器的接觸電阻。接觸電阻是體電阻(Rbulk)、膜電阻(Rf)和緊縮電阻的組合，并存在于電路中使用可分離界面時。
上傳時間： 2013-11-02
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電氣和電子設備在工作時所產生的電磁騷擾主要是由于其內部的各種電子線路、開關電源、電動機、機械開關和保護器的動作所形成的。騷擾按其傳播途徑，主要有沿電源線、信號線傳播的傳導騷擾，和向周圍空間發射的輻射騷擾。前者用騷擾電壓（端子電壓）度量；后者則用騷擾功率和輻射場強度量。
上傳時間： 2013-10-29
上傳用戶：shizhanincc
當拿到一張CASE單時，首先得確定的是能用什么母體才能實現此功能，然后才能展開對外圍硬件電路的設計，因此首先得了解每個母體的基本功能及特點，下面大至的介紹一下本公司常用的IC：單芯片解決方案• SN8P1900 系列– 高精度 16-Bit 模數轉換器– 可編程運算放大器 (PGIA)• 信號放大低漂移: 2V• 放大倍數可編程: 1/16/64/128 倍– 升壓- 穩壓調節器 (Charge-Pump Regulator)• 電源輸入: 2.4V ~ 5V• 穩壓輸出: e.g. 3.8V at SN8P1909– 內置液晶驅動電路 (LCD Driver)– 單芯片解決方案 • 耳溫槍 SN8P1909 LQFP 80 Pins• 5000 解析度量測器 SN8P1908 LQFP 64 Pins• 體重計 SN8P1907 SSOP 48 Pins單芯片解決方案• SN8P1820 系列– 精確的12-Bit 模數轉換器– 可編程運算放大器 (PGIA)• Gain Stage One: Low Offset 5V, Gain: 16/32/64/128• Gain Stage One: Low Offset 2mV, Gain: 1.3 ~ 2.5– 升壓- 穩壓調節器• 電源輸入: 2.4V ~ 5V• 穩壓輸出: e.g. 3.8V at SN8P1829– 內置可編程運算放大電路– 內置液晶驅動電路 – 單芯片解決方案 • 電子醫療器 SN8P1829 LQFP 80 Pins 高速/低功耗/高可靠性微控制器• 最新SN8P2000 系列– SN8P2500/2600/2700 系列– 高度抗交流雜訊能力• 標準瞬間電壓脈沖群測試 (EFT): IEC 1000-4-4• 雜訊直接灌入芯片電源輸入端• 只需添加1顆 2.2F/50V 旁路電容• 測試指標穩超 4000V (歐規)– 高可靠性復位電路保證系統正常運行• 支持外部復位和內部上電復位• 內置1.8V 低電壓偵測可靠復位電路• 內置看門狗計時器保證程序跳飛可靠復位– 高抗靜電/栓鎖效應能力– 芯片工作溫度有所提高: -200C ~ 700C 工規芯片溫度： -400C ~ 850C 高速/低功耗/高可靠性微控制器• 最新 SN8P2000 系列– SN8P2500/2600/2700 系列– 1T 精簡指令級結構• 1T: 一個外部振蕩周期執行一條指令• 工作速度可達16 MIPS / 16 MHz Crystal– 工作消耗電流 < 2mA at 1-MIPS/5V– 睡眠模式下消耗電流 < 1A / 5V額外功能• 高速脈寬調制輸出 (PWM)– 8-Bit PWM up to 23 KHz at 12 MHz System Clock– 6-Bit PWM up to 93 KHz at 12 MHz System Clock– 4-Bit PWM up to 375 KHz at 12 MHz System Clock• 內置高速16 MHz RC振蕩器 (SN8P2501A)• 電壓變化喚醒功能• 可編程控制沿觸發/中斷功能– 上升沿 / 下降沿 / 雙沿觸發• 串行編程接口
上傳時間： 2013-10-21
上傳用戶：jiahao131
針對傳統的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點，本文對傳統的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結構圖，便于DSP實現；將原始幀均分為多個子塊，設計子塊間的并行運算以減小系統延遲；子塊內采取進一步地優化措施，以減小數據存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結果表明了算法的可實現性與可靠性。
標簽： Max-Log-Map DSP 譯碼算法
上傳時間： 2013-11-08
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