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用NiosII軟核配置FPGA的C語言源程序

用NiosII軟核配置FPGA的C語言源程序，比較經(jīng)典，我用一年了，時(shí)序不需更改

標(biāo)簽： NiosII FPGA C語言軟核

上傳時(shí)間： 2013-08-21

上傳用戶：qq521
用Proteus仿真DS1302新手入門,使用Proteus就可以自由使用DS1302了.

用Proteus仿真DS1302新手入門,使用Proteus就可以自由使用DS1302了.

標(biāo)簽： Proteus 1302 DS 仿真

上傳時(shí)間： 2013-08-21

上傳用戶：mickey008
FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對(duì)CPU設(shè)計(jì)非常好用的程序

FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對(duì)CPU設(shè)計(jì)非常好用的程序

標(biāo)簽： CPU FPGA RSIC EDA

上傳時(shí)間： 2013-08-21

上傳用戶：cppersonal
用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序

用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過

標(biāo)簽： verilog 串口收發(fā) 數(shù)據(jù)

上傳時(shí)間： 2013-08-21

上傳用戶：lixinxiang
用fpga實(shí)現(xiàn)dsp 的fft算法其中有幾個(gè)文檔文件和用vhdl寫的1024點(diǎn)的fft代碼

用fpga實(shí)現(xiàn)dsp 的fft算法其中有幾個(gè)文檔文件和用vhdl寫的1024點(diǎn)的fft代碼

標(biāo)簽： fft fpga 1024 vhdl

上傳時(shí)間： 2013-08-22

上傳用戶：ukuk
用fpga實(shí)現(xiàn)的DA轉(zhuǎn)換器

用fpga實(shí)現(xiàn)的DA轉(zhuǎn)換器，有說明和源碼，VDHL文件。\\r\\nA PLD Based Delta-Sigma DAC\\r\\nDelta-Sigma modulation is the simple, yet powerful,\\r\\ntechnique responsible for the extraordinary\\r\\nperformance and low cost of today s audio CD\\r\\nplayers. The simplest Delta-Sigm

標(biāo)簽： fpga DA轉(zhuǎn)換器

上傳時(shí)間： 2013-08-22

上傳用戶：dudu1210004
用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

標(biāo)簽： CPLD 9054 DSP PLX

上傳時(shí)間： 2013-08-22

上傳用戶：cherrytree6
用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)

用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線

標(biāo)簽： FPGA 大型計(jì)時(shí)

上傳時(shí)間： 2013-08-23

上傳用戶：q986086481
arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核

arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對(duì)學(xué)習(xí)arm和FPGA開發(fā)有幫助。

標(biāo)簽： verilog fpga arm9 arm

上傳時(shí)間： 2013-08-23

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用VHDl設(shè)計(jì)UART的文章

用VHDl設(shè)計(jì)UART的文章，使用QuartusII平臺(tái)

標(biāo)簽： VHDl UART

上傳時(shí)間： 2013-08-24

上傳用戶：sc965382896

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