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拼接算法

  • G729、h263、h264、MPEG4四種最流行的音頻和視頻標(biāo)準(zhǔn)的壓縮和解壓算法的源代碼.rar

    圖像壓縮 h264等壓縮算法源碼 c語言源碼

    標(biāo)簽: MPEG4 G729 h263 h264

    上傳時(shí)間: 2013-05-25

    上傳用戶:s363994250

  • PID算法在AVR單片機(jī)上的應(yīng)用(在爬壁機(jī)器人吸盤負(fù)壓控制上的實(shí)現(xiàn)應(yīng)用).rar

    PID算法在AVR單片機(jī)上的應(yīng)用,風(fēng)機(jī)的閉環(huán)控制

    標(biāo)簽: PID AVR 算法

    上傳時(shí)間: 2013-04-24

    上傳用戶:aa17807091

  • H264幀間預(yù)測(cè)算法研究與FPGA設(shè)計(jì).rar

    隨著數(shù)字化技術(shù)的飛速發(fā)展,數(shù)字視頻信號(hào)的傳輸技術(shù)更是受到人們的關(guān)注。相比較其它類型的信息傳輸如文本和數(shù)據(jù),視頻通信需要占用更多的帶寬資源,因此為了實(shí)現(xiàn)在帶寬受限的條件下的傳輸,視頻源必須經(jīng)過大量壓縮。盡管現(xiàn)在的網(wǎng)絡(luò)狀況不斷地改善,但相對(duì)與快速增長(zhǎng)的視頻業(yè)務(wù)而言,網(wǎng)絡(luò)帶寬資源仍然是遠(yuǎn)遠(yuǎn)不夠的。2003年3月,新一代視頻壓縮標(biāo)準(zhǔn)H.264/AVC的推出,使視頻壓縮研究進(jìn)入了一個(gè)新的層次。H.264標(biāo)準(zhǔn)中包含了很多先進(jìn)的視頻壓縮編碼方法,與以前的視頻編碼標(biāo)準(zhǔn)相比具有明顯的進(jìn)步。在相同視覺感知質(zhì)量的情況下,H.264的編碼效率比H.263提高了一倍左右,并且有更好的網(wǎng)絡(luò)友好性。然而,高編碼壓縮率是以很高的計(jì)算復(fù)雜度為代價(jià)的,H.264標(biāo)準(zhǔn)的計(jì)算復(fù)雜度約為H.263的3倍,所以在實(shí)際應(yīng)用中必須對(duì)其算法進(jìn)行優(yōu)化以減低其計(jì)算復(fù)雜度。 @@ 本文首先介紹了H.264標(biāo)準(zhǔn)的研究背景,分析了國(guó)內(nèi)外H.264硬件系統(tǒng)的研究現(xiàn)狀,并介紹了本文的主要工作。 @@ 接著對(duì)H.264編碼標(biāo)準(zhǔn)的理論知識(shí)、關(guān)鍵技術(shù)分別進(jìn)行了介紹。 @@ 對(duì)H.264塊匹配運(yùn)動(dòng)估計(jì)算法進(jìn)行研究,對(duì)經(jīng)典的塊匹配運(yùn)動(dòng)估計(jì)算法通過對(duì)比分析,三步、二維等算法在搜索效率上優(yōu)于全搜索算法,而全搜索算法在數(shù)據(jù)流的規(guī)則性和均勻性有著自己的優(yōu)越性。 @@ 針對(duì)塊匹配運(yùn)動(dòng)估計(jì)全搜索算法的VLSI結(jié)構(gòu)的特點(diǎn),提出改進(jìn)的塊匹配運(yùn)動(dòng)估計(jì)全搜索算法。本文基于對(duì)數(shù)據(jù)流的分析,對(duì)硬件尋址進(jìn)行了研究。通過一次完整的全搜索數(shù)據(jù)流分析,改進(jìn)的塊匹配運(yùn)動(dòng)估計(jì)算法在時(shí)鐘周期、PE資源消耗方面得到優(yōu)化。 @@ 最后基于FPGA平臺(tái)對(duì)整像素運(yùn)動(dòng)估計(jì)模塊進(jìn)行了研究。首先對(duì)運(yùn)動(dòng)估計(jì)模塊結(jié)構(gòu)進(jìn)行了功能子模塊劃分;然后對(duì)每個(gè)子模塊進(jìn)行設(shè)計(jì)和仿真和對(duì)整個(gè)運(yùn)動(dòng)估計(jì)模塊進(jìn)行聯(lián)合仿真驗(yàn)證。 @@關(guān)鍵詞:H.264;FPGA;QuartusⅡ;幀間預(yù)測(cè);運(yùn)動(dòng)估計(jì);塊匹配

    標(biāo)簽: H264 FPGA 幀間預(yù)測(cè)

    上傳時(shí)間: 2013-04-24

    上傳用戶:zttztt2005

  • 基于FPGA利用FFT算法實(shí)現(xiàn)GPSCA碼捕獲的研究.rar

    隨著中國(guó)二代導(dǎo)航系統(tǒng)的建設(shè),衛(wèi)星導(dǎo)航的應(yīng)用將普及到各個(gè)行業(yè),具有自主知識(shí)產(chǎn)權(quán)的衛(wèi)星導(dǎo)航接收機(jī)的研究與設(shè)計(jì)是該領(lǐng)域的一個(gè)研究熱點(diǎn)。在接收機(jī)的設(shè)計(jì)中,對(duì)于成熟技術(shù)將利用ASIC芯片進(jìn)行批量生產(chǎn),該芯片是專用芯片,一旦制造成型不能改變。但是對(duì)于正在研究的接收機(jī)技術(shù),特別是在需要利用接收機(jī)平臺(tái)進(jìn)行提高接收機(jī)性能研究時(shí),利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果,一旦成熟可以很方便的移植到ASIC芯片,進(jìn)行批量生產(chǎn)。本課題就是基于FPGA研究GPS并行捕獲技術(shù)的硬件電路,著重進(jìn)行了其中一個(gè)捕獲通道的設(shè)計(jì)和實(shí)現(xiàn)。 GPS信號(hào)捕獲時(shí)間是影響GPS接收機(jī)性能的一個(gè)關(guān)鍵因素,尤其是在高動(dòng)態(tài)和實(shí)時(shí)性要求高的應(yīng)用中或者對(duì)弱GPS信號(hào)的捕獲方面。因此,本文在滑動(dòng)相關(guān)法基礎(chǔ)上引出了基于FFT的并行快速捕獲方法,采用自頂向下的方法對(duì)系統(tǒng)進(jìn)行總體功能劃分和結(jié)構(gòu)設(shè)計(jì),并采用自底向上的方法對(duì)系統(tǒng)進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺(tái),以ISE9.2i為軟件開發(fā)平臺(tái),采用Verilog HDL編程實(shí)現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設(shè)計(jì)制作了GPS中頻信號(hào)產(chǎn)生平臺(tái)。該平臺(tái)可實(shí)時(shí)地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號(hào)。 本課題主要是基于采樣率變換和FFT實(shí)現(xiàn)對(duì)GPS C/A碼的捕獲。該算法利用平均采樣的方法,將信號(hào)的采樣率降低到1.024 MHz,在低采樣率下利用成熟的1024點(diǎn)FFT IP核對(duì)C/A碼進(jìn)行粗捕,給出GPS信號(hào)的碼相位(精度大約為1/4碼片)和載波的多普勒頻率,符合GPS后續(xù)跟蹤的要求。 同時(shí),由于FFT算法是以資源換取時(shí)間的方法來提高GPS捕獲速度的,所以在設(shè)計(jì)時(shí),合理地采用FPGA設(shè)計(jì)思想與技巧優(yōu)化系統(tǒng)。基于實(shí)用性的要求,詳細(xì)的給出了基于FFT的GPS并行捕獲各個(gè)模塊的實(shí)現(xiàn)原理、實(shí)現(xiàn)結(jié)構(gòu)以及仿真結(jié)果。并達(dá)到降低系統(tǒng)硬件資源,能夠快速、高效地實(shí)現(xiàn)對(duì)GPS C/A碼捕獲的要求。 本研究是導(dǎo)航研究所承擔(dān)的國(guó)家863課題“利用多徑信號(hào)提高GNSS接收機(jī)性能的新技術(shù)研究”中關(guān)于接收機(jī)信號(hào)捕獲算法的一部分,對(duì)接收機(jī)的設(shè)計(jì)具有一定的參考價(jià)值。

    標(biāo)簽: GPSCA FPGA FFT

    上傳時(shí)間: 2013-07-22

    上傳用戶:user08x

  • 基于FPGA的高速矩陣運(yùn)算算法研究.rar

    矩陣運(yùn)算是描述許多工程問題中不可缺少的數(shù)學(xué)關(guān)系,矩陣運(yùn)算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點(diǎn),并且隨著動(dòng)態(tài)可配置技術(shù)的發(fā)展,靈活性也有了很大的提高。因此,尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是具有很大的現(xiàn)實(shí)意義,能夠?yàn)楦咚龠\(yùn)算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實(shí)用性與商用性,本文主要針對(duì)某種體積小、運(yùn)算速度和性能要求很高的特殊場(chǎng)合設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的矩陣運(yùn)算功能。通過系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計(jì)原理、DSP接口、IEEE-754標(biāo)準(zhǔn),深入學(xué)習(xí)浮點(diǎn)數(shù)及矩陣的基礎(chǔ)運(yùn)算以及硬件編程語言等內(nèi)容,根據(jù)矩陣運(yùn)算的特點(diǎn)和原理,討論了硬件設(shè)計(jì)方面重點(diǎn)對(duì)具體核心器件結(jié)構(gòu)、特點(diǎn)以及有關(guān)FPGA的設(shè)計(jì)流程和控制器Verilog HDL硬件編程語言代碼方面內(nèi)容,確定了基于FPGA浮點(diǎn)運(yùn)算及矩陣運(yùn)算單元的Verilog HDL設(shè)計(jì)方法,在Quartus II平臺(tái)上對(duì)其仿真、記錄運(yùn)算結(jié)果,并對(duì)采集到的數(shù)據(jù)結(jié)果進(jìn)行了深入分析與總結(jié)。 本設(shè)計(jì)通過幾種矩陣算法利用FPGA和MATLAB分別進(jìn)行了實(shí)現(xiàn)測(cè)試,驗(yàn)證了設(shè)計(jì)結(jié)果的正確性,證明了本設(shè)計(jì)中矩陣運(yùn)算速率的實(shí)用性與高效性,提高了系統(tǒng)資源利用率和系統(tǒng)可靠性,為今后在工程、軍事、通訊等生產(chǎn)生活各個(gè)領(lǐng)域應(yīng)用打下良好基礎(chǔ)。

    標(biāo)簽: FPGA 矩陣運(yùn)算 算法研究

    上傳時(shí)間: 2013-07-07

    上傳用戶:xuanjie

  • 基于FPGA的模糊PID控制算法的研究及實(shí)現(xiàn).rar

    PID算法自從問世以來,一直受到廣泛的關(guān)注。隨著現(xiàn)代控制理論及智能控制技術(shù)的發(fā)展,PID算法也得到了長(zhǎng)足的發(fā)展。結(jié)合傳統(tǒng)的PID控制算法,針對(duì)特定的控制領(lǐng)域,出現(xiàn)了一些新的控制算法,模糊PID控制算法就是在此基礎(chǔ)上漸漸形成并凸顯其控制特色。 同時(shí)隨著微電子技術(shù)的發(fā)展,現(xiàn)場(chǎng)可編程邏輯器件FPGA的發(fā)展及其EDA技術(shù)的日漸成熟,為集成控制芯片開拓了廣闊的發(fā)展空間。FPGA的發(fā)展為基于硬件的算法模塊的實(shí)現(xiàn)提供了可能性,同時(shí)節(jié)省了外圍的電路,使算法模塊的集成度大大提高。 本文針對(duì)當(dāng)前國(guó)內(nèi)外在算法研究方面的熱點(diǎn)問題,對(duì)模糊PID算法進(jìn)行了深入的分析和研究。通過對(duì)汽輪機(jī)調(diào)節(jié)系統(tǒng)的結(jié)構(gòu)分析,對(duì)其進(jìn)行了數(shù)學(xué)建模。采用某汽輪機(jī)的實(shí)際設(shè)計(jì)運(yùn)行參數(shù),利用Matlab仿真軟件,對(duì)該汽輪機(jī)的數(shù)學(xué)模型進(jìn)行了甩負(fù)荷動(dòng)態(tài)特性仿真。仿真結(jié)果表明,模糊PID可以更好地解決汽輪發(fā)電機(jī)組在甩負(fù)荷過程中由于機(jī)組轉(zhuǎn)子飛升量太大而導(dǎo)致危急保安裝置動(dòng)作,使得汽輪發(fā)電機(jī)組意外停機(jī)的問題,能夠保證汽輪發(fā)電機(jī)組在意外甩負(fù)荷時(shí)機(jī)組正常的機(jī)械運(yùn)轉(zhuǎn)。根據(jù)模糊控制理論的特點(diǎn)及EDA技術(shù)和FPGA可編程邏輯器件的發(fā)展現(xiàn)狀,提出了在FPGA上實(shí)現(xiàn)模糊PID算法的具體實(shí)現(xiàn)方案。在綜合分析算法特性的基礎(chǔ)上,選擇Altera公司生產(chǎn)的CycloneⅡ系列中的EP2C35F672C6作為目標(biāo)芯片,利用分層模塊化設(shè)計(jì)思想,在Altera公司提供的QuartusⅡ開發(fā)環(huán)境中,利用原理圖設(shè)計(jì)輸入和VHDL設(shè)計(jì)輸入相結(jié)合的方式實(shí)現(xiàn)了模糊PID控制算法,同時(shí)分別對(duì)實(shí)現(xiàn)的各個(gè)功能模塊和整個(gè)算法模塊進(jìn)行了功能時(shí)序仿真。根據(jù)仿真結(jié)果分析,該設(shè)計(jì)實(shí)現(xiàn)了的模糊PID控制功能。 該控制算法模塊的FPGA實(shí)現(xiàn)很好的避免了因CPU或者其它問題導(dǎo)致算法程序跑飛、程序死循環(huán)、復(fù)位不可靠等問題,提高了控制的可靠性。同時(shí)加強(qiáng)了模塊的通用性,減少了系統(tǒng)硬件開發(fā)周期,節(jié)省了外圍設(shè)備的電路,降低了設(shè)計(jì)開發(fā)成本。

    標(biāo)簽: FPGA PID 模糊

    上傳時(shí)間: 2013-07-21

    上傳用戶:thinode

  • GPS接收機(jī)捕獲跟蹤算法研究及FPGA設(shè)計(jì).rar

    全球定位系統(tǒng)(Global Positioning System—GPS)是新一代衛(wèi)星導(dǎo)航定位系統(tǒng),具有全球、全天候、連續(xù)、高精度導(dǎo)航與定位功能,能夠?yàn)閺V大用戶提供精確的三維坐標(biāo)、速度和時(shí)間信息。因此,GPS系統(tǒng)被廣泛地應(yīng)用于生活中的各個(gè)領(lǐng)域。GPS系統(tǒng)用戶主要是各種型號(hào)的接收機(jī),而捕獲跟蹤技術(shù)是接收機(jī)的關(guān)鍵技術(shù),同時(shí)也是一個(gè)技術(shù)難點(diǎn)。在GPS接收機(jī)中,導(dǎo)航電文是用戶定位和導(dǎo)航的數(shù)據(jù)基礎(chǔ),為了得到導(dǎo)航電文必須要對(duì)GPS信號(hào)進(jìn)行捕獲跟蹤。本文詳細(xì)研究了GPS信號(hào)捕獲跟蹤技術(shù),并進(jìn)行了FPGA設(shè)計(jì)。 @@ 本文首先概述了GPS系統(tǒng)信號(hào)結(jié)構(gòu)和GPS接收機(jī)工作原理,對(duì)GPS信號(hào)調(diào)制機(jī)理進(jìn)行詳細(xì)地闡述,重點(diǎn)分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號(hào)捕獲的基礎(chǔ)理論,重點(diǎn)研究時(shí)域滑動(dòng)相關(guān)捕獲方法,深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數(shù)的GPS中頻發(fā)生器,并在此平臺(tái)上,對(duì)GPS信號(hào)時(shí)域滑動(dòng)相關(guān)捕獲算法進(jìn)行仿真與分析。 @@ 接著重點(diǎn)研究了GPS信號(hào)跟蹤技術(shù),系統(tǒng)分析碼跟蹤環(huán)路和載波跟蹤環(huán)路結(jié)構(gòu)框圖以及算法。在碼跟蹤環(huán)路方面,選用并分析了能分離載波的非相干超前滯后碼鎖定環(huán)的工作機(jī)理。在載波跟蹤環(huán)路中選用對(duì)導(dǎo)航電文數(shù)據(jù)相位翻轉(zhuǎn)不敏感的科斯塔斯環(huán),并用數(shù)學(xué)模型分析GPS信號(hào)的解調(diào)過程。之后對(duì)整個(gè)跟蹤環(huán)路進(jìn)行MATLAB仿真,結(jié)果表明環(huán)路參數(shù)設(shè)計(jì)滿足要求,并能成功解調(diào)出GPS導(dǎo)航電文。 @@ 最后本文在QuartusII環(huán)境下完成對(duì)GPS信號(hào)捕獲跟蹤系統(tǒng)的FPGA設(shè)計(jì)。根據(jù)對(duì)相關(guān)器硬件結(jié)構(gòu)框架,對(duì)算法中各個(gè)模塊的實(shí)現(xiàn)進(jìn)行詳細(xì)的說明,包括頂層設(shè)計(jì)到CA碼、NCO等重要模塊設(shè)計(jì),并給出了仿真結(jié)果。 @@關(guān)鍵詞:GPS接收機(jī);捕獲;跟蹤;MATLAB仿真:FPGA

    標(biāo)簽: FPGA GPS 接收機(jī)

    上傳時(shí)間: 2013-06-16

    上傳用戶:jacking

  • 基于CCSDS標(biāo)準(zhǔn)的幀同步算法研究及其FPGA實(shí)現(xiàn).rar

    隨著航天技術(shù)的發(fā)展,載人飛船、空間站等復(fù)雜航天器對(duì)空-地或空-空之間數(shù)據(jù)傳輸速率的要求越來越高。在此情況下,為了提高空間通信中數(shù)據(jù)傳輸?shù)目煽啃裕WC接收端分路系統(tǒng)能和發(fā)送端一致,必須要經(jīng)過幀同步。對(duì)衛(wèi)星基帶信號(hào)處理來說,幀同步是處理的第一步也是關(guān)鍵的一步。只有正確幀同步才能獲取正確的幀數(shù)據(jù)進(jìn)行數(shù)據(jù)處理。因此,幀同步的效率,將直接影響到整個(gè)衛(wèi)星基帶信號(hào)處理的結(jié)果。 @@ 本設(shè)計(jì)在研究CCSDS標(biāo)準(zhǔn)及幀同步算法的基礎(chǔ)上,利用硬件描述語言及ISE9.2i開發(fā)平臺(tái)在基于FPGA的硬件平臺(tái)上設(shè)計(jì)并實(shí)現(xiàn)了單路數(shù)據(jù)輸入及兩路合路數(shù)據(jù)輸入的幀同步算法,并解決了其中可能存在的幀滑動(dòng)及模糊度問題。在此基礎(chǔ)之上,針對(duì)兩路合路輸入時(shí)可能存在的兩路輸入不同步或幀滑動(dòng)在兩路中分布不均勻問題,設(shè)計(jì)實(shí)現(xiàn)了兩路并行幀同步算法,并利用ModelSim SE 6.1f工具對(duì)上述算法進(jìn)行了前仿真和后仿真,仿真結(jié)果表明上述算法符合設(shè)計(jì)要求。 @@ 本論文首先介紹了課題研究的背景及國(guó)內(nèi)外研究現(xiàn)狀,其次介紹了與本課題相關(guān)的基礎(chǔ)理論及系統(tǒng)的軟硬件結(jié)構(gòu)。然后對(duì)單路數(shù)據(jù)輸入幀同步、兩路數(shù)據(jù)合路輸入幀同步和兩路并行幀同步算法的具體設(shè)計(jì)及實(shí)現(xiàn)過程進(jìn)行了詳細(xì)說明,并給出了后仿真結(jié)果及結(jié)果分析。最后,對(duì)論文工作進(jìn)行了總結(jié)和展望,分析了其中存在的問題及需要改進(jìn)的地方。 @@關(guān)鍵詞 FPGA;CCSDS;幀同步:模糊度;幀滑動(dòng)

    標(biāo)簽: CCSDS FPGA 標(biāo)準(zhǔn)

    上傳時(shí)間: 2013-06-11

    上傳用戶:liglechongchong

  • 實(shí)時(shí)視頻縮放算法研究及FPGA實(shí)現(xiàn).rar

    調(diào)整視頻圖像的分辨率需要視頻縮放技術(shù)。如果圖像縮放技術(shù)的處理速度達(dá)到實(shí)時(shí)性要求就可以應(yīng)用于視頻縮放。 傳統(tǒng)圖像縮放技術(shù)利用插值核函數(shù)對(duì)已有像素點(diǎn)進(jìn)行插值重建還原圖像。本文介紹了圖像插值的理論基礎(chǔ)一采樣定理,并對(duì)理想重建函數(shù)Sinc函數(shù)進(jìn)行了討論。本文介紹了常用的線性圖像插值技術(shù)及像素填充、自適應(yīng)插值和小波域圖像縮放等技術(shù)。然后,本文討論了分級(jí)線性插值算法的思想,設(shè)計(jì)并實(shí)現(xiàn)了FPGA上的分級(jí)雙三次算法。最后本文對(duì)各種算法的縮放效果進(jìn)行了分析和討論。 本文在分析現(xiàn)有視頻縮放算法基礎(chǔ)之上,提出了分級(jí)線性插值算法,并應(yīng)用在簡(jiǎn)化線性插值算法中。分級(jí)線性插值算法以犧牲一定的計(jì)算精度為代價(jià),用查找表代替乘法計(jì)算,降低了算法復(fù)雜度。本文設(shè)計(jì)并實(shí)現(xiàn)了分級(jí)雙三次插值算法,詳細(xì)說明了板上系統(tǒng)的模塊結(jié)構(gòu)。最后本文將分級(jí)線性插值算法與原線性插值算法效果圖進(jìn)行比較,比較結(jié)果顯示分級(jí)插值算法與原算法誤差較小,在放大比例較小時(shí)可以取代原算法。結(jié)果證明分級(jí)雙三次線性插值算法的FPGA實(shí)現(xiàn)能夠滿足額定幀頻,可以進(jìn)行實(shí)時(shí)視頻縮放。

    標(biāo)簽: FPGA 實(shí)時(shí)視頻 算法研究

    上傳時(shí)間: 2013-04-24

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  • 基于FPGA的數(shù)字信號(hào)處理算法研究與高效實(shí)現(xiàn).rar

    現(xiàn)代數(shù)字信號(hào)處理對(duì)實(shí)時(shí)性提出了很高的要求,當(dāng)最快的數(shù)字信號(hào)處理器(DSP)仍無法達(dá)到速度要求時(shí),唯一的選擇是增加處理器的數(shù)目,或采用客戶定制的門陣列產(chǎn)品。隨著可編程邏輯器件技術(shù)的發(fā)展,具有強(qiáng)大并行處理能力的現(xiàn)場(chǎng)可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優(yōu)勢(shì)。本文以此為背景,研究了基于FPGA的快速傅立葉變換、數(shù)字濾波、相關(guān)運(yùn)算等數(shù)字信號(hào)處理算法的高效實(shí)現(xiàn)。 首先,針對(duì)圖像聲納實(shí)時(shí)性的要求和FPGA片內(nèi)資源的限制,設(shè)計(jì)了級(jí)聯(lián)和并行遞歸兩種結(jié)構(gòu)的FFT處理器。文中詳細(xì)討論了利用流水線技術(shù)和并行處理技術(shù)提高FFT處理器運(yùn)算速度的方法,并針對(duì)蝶形運(yùn)算的特點(diǎn)提出了一些優(yōu)化和改進(jìn)措施。 其次,分析了具有相同結(jié)構(gòu)的數(shù)字濾波和相關(guān)運(yùn)算的特點(diǎn),采用了有乘法器和無乘法器兩種結(jié)構(gòu)實(shí)現(xiàn)乘累加(MAC)運(yùn)算。無乘法器結(jié)構(gòu)采用分布式算法(DA),將乘法運(yùn)算轉(zhuǎn)化為FPGA易于實(shí)現(xiàn)的查表和移位累加操作,顯著提高了運(yùn)算效率。此外,還對(duì)相關(guān)運(yùn)算的時(shí)域多MAC方法及頻域FFT方法進(jìn)行了研究。 最后,完成了圖像聲納預(yù)處理模塊。在一片EP2S60上實(shí)現(xiàn)了對(duì)160路信號(hào)的接收、濾波、正交變換以及發(fā)送等處理。實(shí)驗(yàn)表明,本論文所有算法均達(dá)到了設(shè)計(jì)要求。

    標(biāo)簽: FPGA 數(shù)字信號(hào)處理 算法研究

    上傳時(shí)間: 2013-06-09

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