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基于FPGA的直接數字頻率合成器的設計與實現.

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基于DSP的直接數字頻率合成器的研究和實現.

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基于SOPC技術的直接數字頻率合成器設計

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一種基于鎖相環的數字頻率合成器的設計

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用VHDL設計直接數字頻率合成器

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本程序實現了一個數字頻率計。它由一個測頻控制信號發生器TESTCTL

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用VHDL實現數字頻率計,1. 時基產生與測頻時序控制電路模塊2. 待測信號脈沖計數電路模塊3.鎖存與譯碼顯示控制電路模塊4.頂層電路模塊.

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簡易數字頻率計題解.（ 1997年 B 題）編寫與講解人:田良(東南大學無線電系,2003年3月12日) 一）任務設計并制作一臺數字顯示的簡易頻率計。（二）要求 1.基本要求

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直接數字頻率合成器

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基于高速串行BCD 碼除法的數字頻率計的設計

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