04_使用Timequest約束和分析源同步電路
標(biāo)簽： Timequest 分 同步電路
上傳時間： 2015-01-01
上傳用戶：梧桐
首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號發(fā)生器的基本原理和采用FPGA實現(xiàn)DDS信號發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實現(xiàn)的正弦信號發(fā)生器的優(yōu)缺點，其中重點分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對DDS原理上存在的幅度量化雜散，利用FPGA時鐘頻率可調(diào)的特點，重點提出了基于FPGA實現(xiàn)的DDS正弦信號發(fā)生器的兩種改進(jìn)方法，經(jīng)過MATLAB仿真驗證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。
標(biāo)簽： FPGA DDS 雜散分析
上傳時間： 2013-11-21
上傳用戶：himbly
時序分析的好資料
標(biāo)簽： 時序分析
上傳時間： 2013-12-21
上傳用戶：yuhaihua_tony
信號完整性 分析 新手入門知識
標(biāo)簽： 信號完整性 分
上傳時間： 2013-10-31
上傳用戶：wangjg
TI封裝
標(biāo)簽： 封裝技術(shù)
上傳時間： 2013-11-02
上傳用戶：半熟1994
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
標(biāo)簽： Altera FPGA DSP 28
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FPC模組軟板設(shè)計規(guī)范
標(biāo)簽： FPC 模組 軟板 設(shè)計規(guī)范
上傳時間： 2013-10-18
上傳用戶：kernaling
常用PCB基材性能分析
標(biāo)簽： PCB FR 基材 性能分析
上傳時間： 2013-11-08
上傳用戶：epson850
PCB板常見按故障分析
標(biāo)簽： PCB 故障分析
上傳時間： 2013-10-30
上傳用戶：1234567890qqq
一 、數(shù)模混合設(shè)計的難點 二、提高數(shù)模混合電路性能的關(guān)鍵 三、仿真工具在數(shù)模混合設(shè)計中的應(yīng)用 四、小結(jié) 五、混合信號PCB設(shè)計基礎(chǔ)問答
標(biāo)簽： 仿真 高數(shù)模混合
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