基于FPGA的三相正弦信號(hào)發(fā)生器設(shè)計(jì).rar
標(biāo)簽： FPGA 三相 正弦信號(hào)發(fā)生器
上傳時(shí)間： 2013-06-15
上傳用戶：zq70996813
實(shí)用1KHZ標(biāo)準(zhǔn)正弦信號(hào)發(fā)生電路-本電路簡(jiǎn)潔，信號(hào)失真度小。輸出電壓可調(diào)。已在功放測(cè)試儀上大批使用。
標(biāo)簽： 1KHZ 標(biāo)準(zhǔn) 發(fā)生電路
上傳時(shí)間： 2013-06-28
上傳用戶：Killerboo
制作一個(gè)正弦信號(hào)發(fā)生器的設(shè)計(jì):（1）正弦波輸出頻率范圍：1kHz～10MHz；（2）具有頻率設(shè)置功能，頻率步進(jìn)：100Hz；（3）輸出信號(hào)頻率穩(wěn)定度：優(yōu)于10-2；（4）輸出電
標(biāo)簽： 正弦信號(hào)發(fā)生器
上傳時(shí)間： 2013-06-18
上傳用戶：huannan88
Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過(guò)引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
標(biāo)簽： Verilog DDS 正弦信號(hào)發(fā)生器 模塊
上傳時(shí)間： 2013-08-28
上傳用戶：asdfasdfd
VHDL寫(xiě)的LMS算法程序。利用本地正弦信號(hào)，根據(jù)LMS算法對(duì)輸入信號(hào)進(jìn)行跟蹤。用以產(chǎn)生和輸入信號(hào)同頻同相的本地信號(hào)。
標(biāo)簽： VHDL LMS 算法 程序
上傳時(shí)間： 2013-09-03
上傳用戶：chenlong
受控正弦信號(hào)發(fā)生器
上傳時(shí)間： 2013-11-04
上傳用戶：止絮那夏
制作一個(gè)正弦信號(hào)發(fā)生器的設(shè)計(jì):（1）正弦波輸出頻率范圍：1kHz～10MHz；（2）具有頻率設(shè)置功能，頻率步進(jìn)：100Hz；（3）輸出信號(hào)頻率穩(wěn)定度：優(yōu)于10-2；（4）輸出電壓幅度：1V到5V這間；（5）失真度：用示波器觀察時(shí)無(wú)明顯失真。（6）輸出電壓幅度：在頻率范圍內(nèi) 負(fù)載電阻上正弦信號(hào)輸出電壓的峰-峰值Vopp=6V±1V；（7）產(chǎn)生模擬幅度調(diào)制(AM)信號(hào)：在1MHz~10MHz范圍內(nèi)調(diào)制度ma可在30%～100%之間程控調(diào)節(jié)，步進(jìn)量50%，正弦調(diào)制信號(hào)頻率為1kHz，調(diào)制信號(hào)自行產(chǎn)生；（8）產(chǎn)生模擬頻率調(diào)制(FM)信號(hào)：在100kHz~10MHz頻率范圍內(nèi)產(chǎn)生20kHz最大頻偏，正弦調(diào)制信號(hào)頻率為1kHz，調(diào)制信號(hào)自行產(chǎn)生；（9）產(chǎn)生二進(jìn)制PSK、ASK信號(hào)：在100kHz固定頻率載波進(jìn)行二進(jìn)制鍵控，二進(jìn)制基帶序列碼速率固定為10kbps，二進(jìn)制基帶序列信號(hào)自行產(chǎn)生；
上傳時(shí)間： 2014-12-21
上傳用戶：Jerry_Chow
基于FPGA和DDS技術(shù)的正弦信號(hào)發(fā)生器設(shè)計(jì)
標(biāo)簽： FPGA DDS 正弦信號(hào)發(fā)生器
上傳時(shí)間： 2014-01-18
上傳用戶：hzakao
DDS的多功能正弦信號(hào)發(fā)生器設(shè)計(jì)下載
標(biāo)簽： DDS 多功能 免費(fèi)下載
上傳時(shí)間： 2013-10-31
上傳用戶：894898248
上傳時(shí)間： 2013-10-23
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