<li id="6weim"></li> MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設(shè)計方法，實現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進(jìn)行設(shè)計，可以省去存儲中間計算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計算子模塊的工作時序，將數(shù)據(jù)計算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時間： 2013-07-01
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擴(kuò)頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強(qiáng)的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點。在近年來得到了迅速的發(fā)展。本論文主要討論和實現(xiàn)了基于FPGA的直接序列擴(kuò)頻信號的解擴(kuò)解調(diào)處理。論文對該直擴(kuò)通信系統(tǒng)和FPGA設(shè)計方法進(jìn)行了相關(guān)研究，最后用Altera公司的最新的FPGA開發(fā)平臺Quarus Ⅱ5.0實現(xiàn)了相關(guān)設(shè)計。 整個系統(tǒng)分為兩個部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉(zhuǎn)換、差分卷積編碼、PN碼擴(kuò)頻、QPSK調(diào)制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴(kuò)解調(diào)等模塊。 論文首先介紹了擴(kuò)頻通信系統(tǒng)的特點以及相關(guān)技術(shù)的國內(nèi)外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內(nèi)容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結(jié)合實際需要，設(shè)計了一種零中頻DSSS解調(diào)解擴(kuò)方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調(diào)制的自適應(yīng)陷波器來進(jìn)行前端窄帶干擾抑制處理，用基于自適應(yīng)門限技術(shù)的滑動相關(guān)捕獲和分時復(fù)用單相關(guān)器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復(fù)雜度，用改進(jìn)型CORDIC算法實現(xiàn)NCO來方便的進(jìn)行擴(kuò)展。 接著，論文給出了系統(tǒng)總體設(shè)計和發(fā)送及接受子系統(tǒng)的各個功能模塊的實現(xiàn)分析以及在Quartus Ⅱ5.0上的實現(xiàn)細(xì)節(jié)，給出了仿真結(jié)果。 然后論文介紹了整個系統(tǒng)的硬件電路設(shè)計和它在真實系統(tǒng)中連機(jī)調(diào)試所得到的測試結(jié)果，結(jié)果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調(diào)試容易，體積小，便于升級等特點并且達(dá)到課題各項指標(biāo)的要求。 最后是對論文工作的一些總結(jié)和對今后工作的展望。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-05-23
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Reed-Solomon碼(簡稱RS碼)是一種具有很強(qiáng)糾正突發(fā)和隨機(jī)錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進(jìn)后的Euclid算法和改進(jìn)后的BM算法，針對改進(jìn)后的BM算法提出了一種流水線結(jié)構(gòu)的譯碼器實現(xiàn)方案并改進(jìn)了該算法的實現(xiàn)結(jié)構(gòu)，在譯碼器復(fù)雜度和譯碼延時上作了折衷，降低了譯碼器的復(fù)雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設(shè)計實現(xiàn)了RS(255,239)編譯碼器，證明了該方案的可行性。
上傳時間： 2013-06-11
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隨著通信產(chǎn)業(yè)的發(fā)展，尤其是今年3G牌照的發(fā)放，視頻業(yè)務(wù)在移動多媒體方面將會有更加重要的地位，所以在移動終端上實現(xiàn)支持高效視頻編碼標(biāo)準(zhǔn)的解碼功能就成為一項非常有實際意義的工作。 H．264作為新一代的高壓縮率的視頻標(biāo)準(zhǔn)，憑借其較高的壓縮率和優(yōu)秀圖像質(zhì)量，使得H．264只要利用較小的空間就能存儲更多的視頻數(shù)據(jù)，在更低的網(wǎng)絡(luò)帶寬條件下提供更優(yōu)質(zhì)量的視頻。然而高度的壓縮必然付出較高的硬件代價。如何能完成視頻良好解碼并能節(jié)約硬件資源成為研究熱點。 考慮到H．264視頻編解碼的計算復(fù)雜度，在硬件選擇上一般比較注重高性能處理器的選擇。計算目前主流的實現(xiàn)方式包括ASIC的專用集成芯片實現(xiàn)或者是DSP的軟件實現(xiàn)。ARM處理器伴隨技術(shù)的進(jìn)步，尤其是對支持?jǐn)?shù)字信號處理的功能加強(qiáng)后，在視頻編解碼領(lǐng)域的應(yīng)用也越來越廣泛。 本文以WindowsCE5．0和S3C2440A嵌入式平臺作為H．264解碼器的載體，研究的代碼版本是t264-src-0．14，主要進(jìn)行了以下幾個方面的工作： 研究了H．264視頻壓縮標(biāo)準(zhǔn)和它的體系結(jié)構(gòu)，尤其是對解碼器部分進(jìn)行了硬件要求的分析。 深入研究了WINCE5．0和ARM結(jié)合的平臺特性，根據(jù)實際的硬件平臺需要，定制了相應(yīng)的操作系統(tǒng)。 完成了基于T264代碼的解碼庫在WINCE5．0下的移植，并進(jìn)行了相應(yīng)的代碼和算法的優(yōu)化并完成了基于WINCE5．0操作系統(tǒng)下播放程序的編寫。 通過實驗數(shù)據(jù)證明，在基于單核的ARM芯片中，主要靠軟件進(jìn)行QCIF格式的H．264視頻解碼從而獲得良好播放效果的方法是有效的。
標(biāo)簽： WindowsCE H264 ARM 解碼器
上傳時間： 2013-07-24
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本文介紹了一種基于AVR 單片機(jī)Atmel 169，與旋轉(zhuǎn)編碼器AS5040 及3966 控制直流電機(jī)構(gòu)成的電風(fēng)扇360 度內(nèi)搖頭角度調(diào)節(jié)裝置的實現(xiàn)，設(shè)計了AS5040 旋轉(zhuǎn)編碼器接口電路、P
標(biāo)簽： AVR 360 單片機(jī) 電風(fēng)扇
上傳時間： 2013-05-19
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該論文討論如何采用一種串行無逆的Berlekamp-Massey(BM)算法,設(shè)計應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過FPGA的驗證.RS解碼器的設(shè)計采用無逆BM算法,并利用串行方式來實現(xiàn),不僅避免了求逆運算,而且只需用3個有限域乘法器就可以實現(xiàn),大大的降低了硬件實現(xiàn)的復(fù)雜度,并且因為在硬件實現(xiàn)上,采用了3級流水線(pipe-line)的處理結(jié)構(gòu).RS編碼器的設(shè)計中,利用有限域常數(shù)乘法器的特性對編碼電路進(jìn)行優(yōu)化.這些技術(shù)的采用大大的提高了RS編/解碼器的效率,節(jié)省了RS編/解碼器所占用資源.
上傳時間： 2013-08-05
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JPEG2000是新一代的靜態(tài)圖像壓縮標(biāo)準(zhǔn)，它相比JPEG有很多新的特性，如漸進(jìn)傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應(yīng)用前景，特別是在數(shù)碼相機(jī)、PDA等便攜式設(shè)備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截斷點的嵌入式塊編碼(EBCOT)算法，其計算復(fù)雜度遠(yuǎn)遠(yuǎn)高于JPEG，完全采用軟件方案實現(xiàn)將會占用大量的處理器時間和內(nèi)存開銷，而且速度較慢，實時處理的能力較差。為了推廣JPEG2000在便攜式產(chǎn)品、消費類電子產(chǎn)品中的應(yīng)用，打開巨大的潛在市場，研究硬件實現(xiàn)的算法實時處理方案具有重要的應(yīng)用價值。 EBCOT算法是一個兩層的編碼引擎，其中的上下文編碼的運算量約占到總運算量的50％，是提高編碼速度的關(guān)鍵算法之一。由于上下文編碼大部分都是邏輯運算，沒有復(fù)雜的數(shù)學(xué)運算，但邏輯控制流程復(fù)雜繁瑣，對存儲器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實現(xiàn)該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實現(xiàn)該算法并進(jìn)行優(yōu)化，在研究和分析了上下文編碼算法運算特點的基礎(chǔ)上，設(shè)計了列判斷和交錯存儲相結(jié)合的硬件實現(xiàn)方案，并采用硬件描述語言Verilog在寄存器傳輸級描述了相應(yīng)的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時鐘頻率為101MHz，且能在130ms內(nèi)完成對一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實現(xiàn)方案提高了75％。 JPEG2000的一個重要特性是其具有漸進(jìn)傳輸?shù)哪芰Γa流組織是獲得漸進(jìn)傳輸特性的技術(shù)關(guān)鍵。碼流組織通過在輸出碼流中安排數(shù)據(jù)包的先后順序來實現(xiàn)漸進(jìn)傳輸?shù)哪康摹１疚膶PEG2000中實現(xiàn)漸進(jìn)傳輸?shù)臋C(jī)制進(jìn)行了分析，并研究了碼流組織的算法實現(xiàn)。 為了對JPEG2000算法實現(xiàn)進(jìn)行驗證，本文設(shè)計了基于FPGA和ARM的驗證實驗平臺，其中FPGA主要完成算法中運算量較大的小波變換、上下文編碼和算術(shù)編碼，而ARM處理器則完成碼流組織、數(shù)據(jù)打包以及和PC機(jī)的通信。本文在該平臺上對所設(shè)計的上下文編碼算法和碼流組織模塊的設(shè)計進(jìn)行了驗證，實驗結(jié)果表明本文設(shè)計的算法模塊功能正確，并在一定程度上提高了編碼速度。
上傳時間： 2013-04-24
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結(jié)合的運算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實用價值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
上傳用戶：葉山豪
數(shù)字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺做了相應(yīng)的譯碼性能仿真。我們設(shè)計了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計中采用計數(shù)器、定時器等器件實現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個ACS模塊并行運行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統(tǒng)時鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動通信系統(tǒng)。
上傳時間： 2013-06-24
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本文以某型號接收機(jī)的應(yīng)用為背景，主要論述了如何實現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特數(shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機(jī)，經(jīng)受了實際應(yīng)用的考驗產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時間： 2013-04-24
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