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無回溯

回溯法

回溯法，動(dòng)態(tài)規(guī)劃法，遺傳算法求解 tsp問題（課程設(shè)計(jì)報(bào)告）

標(biāo)簽： 回溯法

上傳時(shí)間： 2013-12-09

上傳用戶：yulg
算法框架： a.. 問題的解空間：應(yīng)用回溯法解問題時(shí)

算法框架： a.. 問題的解空間：應(yīng)用回溯法解問題時(shí)，首先應(yīng)明確定義問題的解空間。問題的解空間應(yīng)到少包含問題的一個(gè)（最優(yōu)）解。 b. 回溯法的基本思想：確定了解空間的組織結(jié)構(gòu)后，回溯法就從開始結(jié)點(diǎn)（根結(jié)點(diǎn)）出發(fā)，以深度優(yōu)先的方式搜索整個(gè)解空間。這個(gè)開始結(jié)點(diǎn)就成為一個(gè)活結(jié)點(diǎn)，同時(shí)也成為當(dāng)前的擴(kuò)展結(jié)點(diǎn)。在當(dāng)前的擴(kuò)展結(jié)點(diǎn)處，搜索向縱深方向移至一個(gè)新結(jié)點(diǎn)。這個(gè)新結(jié)點(diǎn)就成為一個(gè)新的活結(jié)點(diǎn)，并成為當(dāng)前擴(kuò)展結(jié)點(diǎn)。如果在當(dāng)前的擴(kuò)展結(jié)點(diǎn)處不能再向縱深方向移動(dòng)，則當(dāng)前擴(kuò)展結(jié)點(diǎn)就成為死結(jié)點(diǎn)。換句話說，這個(gè)結(jié)點(diǎn)不再是一個(gè)活結(jié)點(diǎn)。此時(shí)，應(yīng)往回移動(dòng)（回溯）至最近的一個(gè)活結(jié)點(diǎn)處，并使這個(gè)活結(jié)點(diǎn)成為當(dāng)前的擴(kuò)展結(jié)點(diǎn)。回溯法即以這種工作方式遞歸地在解空間中搜索，直至找到所要求的解或解空間中已沒有活結(jié)點(diǎn)時(shí)為止。 (3). 運(yùn)用回溯法解題通常包含以下三個(gè)步驟： a. 針對(duì)所給問題，定義問題的解空間； b. 確定易于搜索的解空間結(jié)構(gòu)； c. 以深度優(yōu)先的方式搜索解空間，并且在搜索過程中用剪枝函數(shù)避免無效搜索；

標(biāo)簽： 算法回溯法解空間

上傳時(shí)間： 2017-09-21

上傳用戶：sdq_123
經(jīng)典八皇后回溯算法實(shí)現(xiàn)

經(jīng)典八皇后回溯算法實(shí)現(xiàn)，希望能幫助你的學(xué)習(xí)

標(biāo)簽： 回溯算法

上傳時(shí)間： 2014-01-06

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采用回溯法

采用回溯法，利用動(dòng)態(tài)搜索樹的數(shù)據(jù)結(jié)構(gòu)來構(gòu)造一棵解樹，實(shí)現(xiàn)3著色問題。本程序使用迭代回溯算法

標(biāo)簽： 回溯法

上傳時(shí)間： 2017-09-26

上傳用戶：bruce5996
於嵌入式系統(tǒng)中實(shí)作無線網(wǎng)路之

於嵌入式系統(tǒng)中實(shí)作無線網(wǎng)路之於嵌入式系統(tǒng)中實(shí)作無線網(wǎng)路之於嵌入式系統(tǒng)中實(shí)作無線網(wǎng)路之於嵌入式系統(tǒng)中實(shí)作無線網(wǎng)路之

標(biāo)簽： programming

上傳時(shí)間： 2015-03-04

上傳用戶：1547591994
無線供電、充電模塊.pdf

實(shí)用電子技術(shù)專輯 385冊(cè) 3.609G無線供電、充電模塊.pdf

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上傳時(shí)間： 2014-05-05

上傳用戶：時(shí)代將軍
lunwen1.rar

臺(tái)灣成功大學(xué)的關(guān)于無人機(jī)自動(dòng)駕駛控制的論文集(1) 這包共4篇，分別為：無人飛機(jī)速度控制器設(shè)計(jì)與實(shí)現(xiàn) 無人飛行船自主性控制設(shè)計(jì)與實(shí)現(xiàn) 無人飛行載具導(dǎo)引飛控整合自動(dòng)駕駛儀參數(shù)選取之研究無人飛行載具導(dǎo)引飛控之軟體與硬體模擬

標(biāo)簽： lunwen

上傳時(shí)間： 2013-08-03

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IEEE 802.16a RS-CC編譯碼VLSI算法研究及FPGA實(shí)現(xiàn)

　　本論文依據(jù)IEEE802.16a物理層對(duì)RS-CC碼的參數(shù)要求，研究了RS-CC碼的高速編、譯碼的VLSI硬件算法，同時(shí)對(duì)FPGA開發(fā)技術(shù)進(jìn)行了研究，以VerilogHDL為描述語言，在Xilinx公司的FPGA上實(shí)現(xiàn)了高速的RS-CC編、譯碼器。RS譯碼器中，錯(cuò)誤位置多項(xiàng)式和錯(cuò)誤值多項(xiàng)式的求解采用無求逆單元，并具有規(guī)則數(shù)據(jù)流、易于VLSI實(shí)現(xiàn)的改進(jìn)的歐幾里德算法(MEA)；CC譯碼器由采用模歸一化路徑度量的全并行的“加比選(ACS)”模塊和具有脈動(dòng)陣列結(jié)構(gòu)的幸存路徑回溯模塊組成。　　在實(shí)現(xiàn)RS-CC譯碼器的過程中，分別從算法上和根據(jù)FPGA的結(jié)構(gòu)特點(diǎn)上，對(duì)譯碼器做了一些優(yōu)化工作，降低了硬件資源占有率和提高了譯碼速度。　　此外，還搭建了以Xilinx公司40萬等效門的FPGASpartan-Ⅲ400-4PQ208為主體，以Cypress公司的USB2.0芯片CY7C68013為高速數(shù)據(jù)接口的硬件試驗(yàn)平臺(tái)，并在此試驗(yàn)平臺(tái)上實(shí)現(xiàn)了文中的高速RS-CC編譯碼系統(tǒng)。

標(biāo)簽： 802.16 RS-CC IEEE FPGA

上傳時(shí)間： 2013-06-03

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高速Viterbi譯碼器的FPGA實(shí)現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測(cè)試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺(tái)對(duì)Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對(duì)于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計(jì)。通過對(duì)譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-04-24

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（2，1，9）軟判決Viterbi譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測(cè)試通過。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測(cè)試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。

標(biāo)簽： Viterbi FPGA 軟判決譯碼器

上傳時(shí)間： 2013-07-23

上傳用戶：葉山豪

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