用vhdl語(yǔ)言編寫的基于FPGA的波形發(fā)生器。對(duì)于做實(shí)驗(yàn)需要產(chǎn)生的波形非常有用。
標(biāo)簽： vhdl FPGA 語(yǔ)言 編寫
上傳時(shí)間： 2013-12-24
上傳用戶：蠢蠢66
用VHDL硬件語(yǔ)言實(shí)現(xiàn)的iic頂層控制程序
標(biāo)簽： VHDL iic 硬件 控制
上傳時(shí)間： 2016-10-18
上傳用戶：小寶愛考拉
用VHDL語(yǔ)言編寫的實(shí)現(xiàn)FIFO的設(shè)計(jì)，經(jīng)編譯下載成功
標(biāo)簽： VHDL FIFO 語(yǔ)言 編寫
上傳時(shí)間： 2016-10-19
上傳用戶：陽(yáng)光少年2016
用VHDL實(shí)現(xiàn)2，4，8分頻設(shè)計(jì)，經(jīng)編譯，波形仿真成功
標(biāo)簽： VHDL
上傳用戶：lmeeworm
用vhdl來實(shí)現(xiàn)的數(shù)字頻率合成的技術(shù)，幾乎很全的，所有的都有
標(biāo)簽： vhdl 數(shù)字頻率合成
上傳時(shí)間： 2016-10-20
上傳用戶：TF2015
用VHDL語(yǔ)言實(shí)現(xiàn)8-3線編碼器，16-4線編碼器
標(biāo)簽： VHDL 語(yǔ)言 編碼器
上傳時(shí)間： 2016-10-21
上傳用戶：阿四AIR
用VHDL實(shí)現(xiàn)的DDS邏輯，大家可以參考下
標(biāo)簽： VHDL DDS 邏輯
上傳時(shí)間： 2013-12-16
上傳用戶：徐孺
用vhdl語(yǔ)言 來實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容
標(biāo)簽： vhdl 語(yǔ)言 并行 加法器
上傳時(shí)間： 2016-10-27
上傳用戶：xg262122
介紹了用vhdl描述的各種硬件電路的實(shí)現(xiàn)，基本包括各種常用的電路。
標(biāo)簽： vhdl 硬件電路
上傳時(shí)間： 2013-12-30
上傳用戶：123啊
用VHDL寫的源代碼程序，包涵三人表決器，七人表決器，全加器以及模24，模60的計(jì)數(shù)器，都是單文件的，由于程序小又多，所以集中在一起，供新學(xué)習(xí)VHDL語(yǔ)言的朋友們參考。
標(biāo)簽： VHDL 源代碼 程序
上傳時(shí)間： 2016-10-28
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