VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫， 意思是超高速集成電路硬件描述語言。對于復雜的數字系統的設計，它有獨特的作用。它的硬件描述能力強，能輕易的描述出硬件的結構和功能。這種語言的應用至少意味著兩種重大的改變：電路的設計竟然可以通過文字描述的方式完成；電子電路可以當作文件一樣來存儲。隨著現代技術的發展，這種語言的效益與作用日益明顯，每年均能夠以超過30％的速度快速成長。 這次畢業設計的內容是在簡要介紹了VHDL語言的一些基本語法和概念后，進一步應用VHDL，在MAX+plusII 的環境下設計一個電子鐘，最后通過仿真出時序圖實現預定功能。電子鐘的時間顯示用到了七段數碼管(或稱七段顯示器)的電路設計，內部的時間控制輸出則用到了各種設計，包括：加法計數器，掃描電路，控制秒、分、時的分頻電路，各種數制的轉換。
標簽： Description Integrated Hardware Language
上傳時間： 2016-03-08
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六十進制計數器.電子萬年歷是計數器的應用之一.年由月的十二進制計數器進位+1得到.月是日的三十進制計數器進位+1得到.日是小時的二十四進制計數器進位+1得到.小時是分的六十進制計數器進位+1得到.分是秒的六十進制計數器進位+1得到.本程序基于VHDL.其開發環境是MAXPLUS2
上傳時間： 2014-11-29
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關于我的數字鐘的設計,設計一個24小時的數字鬧鐘，該數字鬧鐘的面板如圖9.1所示,它包括以下幾個組成部分：(1)顯示屏，由7個七段數碼管組成，其中6個用于顯示當前時間(時：分：秒)或設置的鬧鐘時間，而另一個則用于顯示系統內部產生的周期性循環變化的待選預置數字； (2)YES（確認）鍵：用于輸入新的時間或新的鬧鐘時間時，對每位待選預置數字輸入的確認；(3)TIME(時間)鍵：用于確定新的時間設置；(4)ALARM(鬧鐘)鍵：用于確定新的鬧鐘時間設置，或顯示已設置的鬧鐘時間；(5)揚聲器，在當前時鐘時間與鬧鐘時間相同時，發出蜂鳴聲。
上傳時間： 2013-12-10
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此程序為電控鎖程序。通電后門關上感應到門位信號，經過上鎖延時防止鎖舌不對位，然后輸出全電壓控制驅動輸出電磁鐵上鎖完成啟動狀態，經過1.5秒轉為占空比脈動電壓維持上鎖狀態。
上傳時間： 2016-03-11
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模擬某校九層教學樓的電梯系統。該樓有一個自動電梯，能在每層停留。九個樓層由下至上依次稱為地下一層、第一層、第二層、……第八層，其中第一層是大樓的進出層，即是電梯的“本壘層”，電梯“空閑”時，將來到該層候命。 乘客可隨時地進出于任何層。對于每個人來說，他有一個能容忍的最長等待時間，一旦等候電梯時間過長，他將放棄。 模擬時鐘從0開始，時間單位為0.1秒。人和電梯的各種動作均要消耗一定的時間單位（簡記為t），比如：有人進出時，電梯每隔40t檢測一次，若無人進出，則關門；關門和開門各需要20t；每個人進出電梯均需要25t；如果電梯在某層精致時間超過300t，則駛回1層候命。
上傳時間： 2016-03-13
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電子秒表的設計 1、用系統8253定時器提供的55ms定時單位，設計秒表定時程序。 2、有關系統定時方法： PC機系統中的8253定時器0工作于方式3，外部提供一個時鐘作為CLK信號, 頻率：f=1.1931816MHz。 定時器0輸出方波的頻率:fout=1.1931816/65536=18.2Hz。 輸出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中斷，作為定時信號。可用 5945ms作基本計時單位。 用BIOS調用INT 1AH可以取得該定時單位。例：1秒=18.2 (計時單位)
上傳時間： 2016-03-13
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計算前后輸入日期所相差的天數，本人比較懶，計算到天就算了。如有需要可以通過原碼的修改精確到秒。
上傳時間： 2016-03-14
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【設計題目】 多功能數字鐘的設計 【設計目的】 1掌握數字系統的分析和設計方法 2能夠熟練的、合理的選用集成電路器件 3熟悉EWB軟件的使用。 【設計指標及要求】 設計一個多功能數字鐘，以一晝夜24小時為一個計數周期。準確計時，具有“時”“分”“秒”數字顯示。整點能自動打點、報時。要求報時聲響四低一高，最后一響為整點。具有校時功能。要求電路主要采用中小規模CMOS集成電路。要求電路盡量簡化，并選用同類型的器件。在EWB電子工作平臺上進行電路的設計和計算機仿真。
上傳時間： 2014-12-08
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用鍵盤、按鍵、八段碼和LED模擬電梯的工作過程。樓層設為8層，鍵盤數字鍵1～8用來鍵入希望停的樓層，8個LED希望停的樓層，八段碼指示電梯當前所在樓層，按鈕用來啟、停電梯。電梯正常運行時以每2秒1層的速度上升或下降
上傳時間： 2016-03-14
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EDA課程設計，包含源碼和文檔說明，實現秒表計數和鬧鐘功能，使用VHDL語言編寫 已完成功能 1. 完成時／分／秒的依次顯示并正確計數，利用六位數碼管顯示； 2. 時／分／秒各段個位滿10正確進位，秒／分能做到滿60向前進位，有系統時間清零功能； 3. 定時器：實現整點報時，通過揚聲器發出高低報時聲音； 4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整； 5. 鬧鐘：實現分/時鬧鐘設置，在時鐘到達設定時間時通過揚聲器響鈴。有靜音模式。 待改進功能： 1. 系統沒有萬年歷功能，正在思考設計方法。 2. 應添加秒表功能。
標簽： EDA
上傳時間： 2016-03-15
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