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積分電路

  • GSM的鏈路

    GSM的鏈路,程序是分塊的,可以自己挑著下,不知道對大家有用沒

    標簽: GSM 鏈路

    上傳時間: 2013-11-27

    上傳用戶:3到15

  • 將AD7708配置成5個差分通道

    將AD7708配置成5個差分通道,用前5個通道,測量五路電壓-20~100度,并在LED上顯示

    標簽: 7708 AD 差分

    上傳時間: 2013-12-03

    上傳用戶:ruixue198909

  • 將AD7708配置成10個偽差分通道

    將AD7708配置成10個偽差分通道,用前3個通道,測量三路電壓,并在LED上順序顯示,然后顯示三通道的和。增加 零位校準功能,在程序中給定零點值,DS7DS6顯示調0標志。增加看門狗和I2C程序。測到的值乘2

    標簽: 7708 AD 差分

    上傳時間: 2017-01-06

    上傳用戶:rishian

  • 本例展示了如何利用外設TIM2來產生四路頻率不同的信號。 TIM2時鐘設置為36MHz

    本例展示了如何利用外設TIM2來產生四路頻率不同的信號。 TIM2時鐘設置為36MHz,預分頻設置為2,使用輸出比較-翻轉模式(Output Compare Toggle Mode)。 TIM2計數器時鐘可表達為:TIM2 counter clock = TIMxCLK / (Prescaler +1) = 12 MHz 設置TIM2_CCR1寄存器值為32768,則CC1更新頻率為TIM2計數器時鐘頻率除以CCR1寄存器值,為366.2 Hz。因此,TIM2通道1可產生一個頻率為183.1 Hz的周期信號。 同理,根據寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值,TIM2通道2可產生一個頻率為366.3 Hz的周期信號;TIM2通道3可產生一個頻率為732.4 Hz的周期信號;TIM2通道4可產生一個頻率為1464.8 Hz的周期信號。 可以通過示波器觀察各路輸出

    標簽: TIM2 MHz 36 如何利用

    上傳時間: 2014-01-22

    上傳用戶:plsee

  • 本文件是C8051F040AD采樣及串口測試程序;AD輸入端子可輸入4路AD(AIN0--AIN3)

    本文件是C8051F040AD采樣及串口測試程序;AD輸入端子可輸入4路AD(AIN0--AIN3),另有1路可測量片內溫度,還有1路可測量高壓差分放大器的輸入(高壓差分放大器由J7接入,6路采樣值都通過串口發(fā)送出去,在串口調試助手上看觀察其值。

    標簽: AIN C8051 8051F 8051

    上傳時間: 2017-02-06

    上傳用戶:qq1604324866

  • 跟類神經網路有點像的東西

    跟類神經網路有點像的東西, 不過現今最常拿來就是做分類也就是說,如果我有一堆已經分好類的東西 (可是分類的依據是未知的?。?,那當收到新的東西時, SVM 可以預測 (predict) 新的資料要分到哪一堆去。

    標簽:

    上傳時間: 2014-01-18

    上傳用戶:hasan2015

  • AVR單片機內部AD變換 AVR內部ADC轉換原理: AVR單片機內部的ADC轉換為10位逐次逼近型ADC。ADC與一個8通道的模擬多路復用器連接

    AVR單片機內部AD變換 AVR內部ADC轉換原理: AVR單片機內部的ADC轉換為10位逐次逼近型ADC。ADC與一個8通道的模擬多路復用器連接,能對來自端口A 的8 路單端輸入模擬電壓進行采樣。單端電壓輸入以0V (GND) 為基準。器件還支持16 路差分電壓輸入組合。

    標簽: ADC AVR 單片機 變換

    上傳時間: 2017-07-09

    上傳用戶:6546544

  • 增量式光電編碼器輸出四分頻脈沖計數

    增量式光電編碼器輸出四分頻脈沖計數,分別為A,B兩路信號

    標簽: 增量式 光電編碼器 分頻 輸出

    上傳時間: 2014-01-13

    上傳用戶:tzl1975

  • 設計一個四路搶答器。搶答器必須具有互鎖功能

    設計一個四路搶答器。搶答器必須具有互鎖功能,同時搶答時每次只能有一個輸出有效。同時,搶答時具有計時功能,限定選手的答題時間,在接近規(guī)定時間時進行提示,達到規(guī)定時間發(fā)出終止音。主持人可控制加分或減分。

    標簽: 四路搶答器 搶答器

    上傳時間: 2017-09-27

    上傳用戶:宋桃子

  • FPGA的多路可控脈沖延遲系統.docx

     1  系統功能   本系統擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進行多路延遲處理。各路延遲時間分別由單片機動態(tài)設定,最大延遲時間為1 ms,最大分辨率為0.15 ns級。  3  方案實現   系統選用Actel公司的ProASIC3 A3P250芯片實現數字部分。系統時鐘由外部50 MHz晶振提供,時鐘引腳連接到FPGA的CCC全局時鐘引腳上;頻率可以通過FPGA內部的PLL實現倍頻和分頻,設定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件,所以應該首先為電路提供一個基準脈沖。

    標簽: FPGA的多路可控脈沖延遲

    上傳時間: 2015-04-25

    上傳用戶:justgo123

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