鋁電解電容器：詳細介紹原理，應用，使用技巧 電容器(capacitor)在音響組件中被廣泛運用，濾波、反交連、高頻補償、直流回授...隨處可見。但若依功能及制造材料、制造方法細分，那可不是一朝一夕能說得明白。所以縮小范圍，本文只談電解電容，而且只談電源平滑濾波用的鋁質電解電容。 每臺音響機器都要吃電源─除了被動式前級，既然需要供電，那就少不了「濾波」這個動作。不要和我爭，采用電池供電當然無必要電源平滑濾波。但電池充電電路也有整流及濾波，故濾波電容器還是會存在。 我們現在習用的濾波電容，正式的名稱應是：鋁箔干式電解電容器。就我的觀察，除加拿大Sonic Frontiers真空管前級，曾在高壓穩壓線路中選用PP塑料電容做濾波外，其它機種一概都是采用鋁箔干式電解電容；因此網友有必要對它多做了解。 面對電源穩壓線路中擔任電源平滑濾波的電容器，你首先想到的會是什幺？─容量？耐壓？電容器的封裝外皮上一定有容量標示，那是指靜電容量；也一定有耐壓標示，那是指工作電壓或額定電壓。 工作電壓(working voltage)簡稱WV，為絕對安全值；若是surge voltage(簡稱SV或Vs)，就是涌浪電壓或崩潰電壓;，超過這個電壓值就保證此電容會被浪淹死─小心電容會爆！根據國際IEC 384-4規定，低于315V時，Vs=1.15×Vr，高于315V時，Vs=1.1×Vr。Vs是涌浪電壓，Vr是額定電壓(rated voltage)。
上傳時間： 2013-12-23
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為使本書成為國內目前 最新、最全、最適用的晶體管 代換手冊，編者根據國內外 出版的最新資料，在1992年 最新增訂版的基礎上，又增 加了數千種日本晶體管和數 千種歐州晶體管型號及其代 換的國內外型號，并且，還介 紹了美國1985年以前生產 的3N型場效應管及其代換 型號?！ ”臼謨越榻B了數萬種國 外晶體管（包括部分場效應 管）的型號、用途、極性、主要 參數、國外代換型號、國內代 換型號以及具有管腳排列和 實際尺寸的外形圖。手冊還 介紹了中國、國際、美國、日 本等半導體器件型號命名法 等內容。 本手冊的特點是：資料 新穎，型號齊全，查閱方便， 實用性強，可供業余無線電 愛好者、電子和通訊專業的 工人和工程技術人員使用。
上傳時間： 2013-12-11
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提出了一種改進的基于直接頻率合成技術（DDS）的任意波形發生器在現場可編程門陣列（FPGA）上的實現方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數據寫入片外存儲器，當調用時再將相應的數據移入FPGA的片上RAM，取代分區塊的將所有類型波形數據同時存儲在片上RAM中的傳統方法；再利用正弦波和三角波的波形在4個象限的對稱性以及鋸齒波的線性特性，通過硬件反相器對波形數據和尋址地址值進行處理，實現了以1/4的數據量還原出精度不變的模擬信號，從而將整體的存儲量減小為原始設計方案的5%。經驗證，這種改進方法正確可行，能夠大大降低開發成本。
上傳時間： 2013-12-25
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采用扇形微帶短截線作為濾波器的基本單元,設計出具有寬頻特性的濾波器,在微波平面電路的設計中有著良好的應用前景。通過設計扇形微帶短截線單元的物理尺寸,能夠實現特定頻段的高選擇性濾波器。用ADS 和HFSS 對這種新型濾波器與傳統直形濾波器進行了特性對比,在特性方面,新型濾波器比傳統濾波器具有更陡峭的過渡帶和更寬的頻帶等優點;在結構方面,新型濾波器電路相對傳統濾波器可以減少基板面積。
上傳時間： 2013-10-20
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當設計高速信號PCB或者復雜的PCB時，常常需要考慮信號的干擾和抗干擾的問題，也就是設計這樣的PCB時，需要提高PCB的電磁兼容性。為了實現這個目的，除了在原理圖設計時增加抗干擾的元件外，在設計PCB時也必須考慮這個問題，而最重要的實現手段之一就是使用高速信號布線的基本技巧和原則。 高速信號布線的基本技巧包括控制走線長度、蛇形布線、差分對布線和等長布線，使用這些基本的布線方法，可以大大提高高速信號的質量和電磁兼容性。下面分別介紹這些布線方法的設置和操作。
上傳時間： 2013-11-08
上傳用戶：座山雕牛逼
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。
上傳時間： 2014-12-22
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混合信號系統中地平面的處理一直是一個困擾著很多硬件設計人員的難題"詳細講述了單點接地的原理"以及在工程應用中的實現方法$
上傳時間： 2013-11-11
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數字與模擬電路設計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導體組件所構成，雖然半導體組件高速、高頻化時會有EMI的困擾，不過為了充分發揮半導體組件應有的性能，電路板設計與封裝技術仍具有決定性的影響。 模擬與數字技術的融合由于IC與LSI半導體本身的高速化，同時為了使機器達到正常動作的目的，因此技術上的跨越競爭越來越激烈。雖然構成系統的電路未必有clock設計，但是毫無疑問的是系統的可靠度是建立在電子組件的選用、封裝技術、電路設計與成本，以及如何防止噪訊的產生與噪訊外漏等綜合考慮。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數字電路，經常出現在同一個高封裝密度電路板，設計者身處如此的環境必需面對前所未有的設計思維挑戰，例如高穩定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩定性電路的對策視為設計重點，事后反復的設計變更往往成為無解的夢魘。模擬電路與高速數字電路混合設計也是如此，假設微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉換器轉換成數字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結果造成10bit以上的A/D轉換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數字電路基板兩點相隔10cm的ground電位，理論上ground電位應該是零，然而實際上卻可觀測到4.9mV數倍甚至數十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數字混合電路順利動作，必需在封裝與電路設計有相對的對策，尤其是數字電路switching時，ground vance noise不會入侵analogue ground的防護對策，同時還需充分檢討各電路產生的電流回路(route)與電流大小，依此結果排除各種可能的干擾因素。以上介紹的實例都是設計模擬與數字混合電路時經常遇到的瓶頸，如果是設計12bit以上A/D轉換器時，它的困難度會更加復雜。
上傳時間： 2013-11-16
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當你認為你已經掌握了PCB 走線的特征阻抗Z0，緊接著一份數據手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數耦合到線2 上。每根走線上任意一點的電壓，還是根據歐姆定律，
標簽： 差分阻抗
上傳時間： 2013-10-20
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-10-22
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