基于QUARTUSII軟件 實現(xiàn)FPGA（ATERA CYCLONE II系列）與SD卡SD模式通信\r\n所用語言位verilog HDL
標簽： QUARTUSII CYCLONE ATERA FPGA
上傳時間： 2013-08-20
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FPGA設(shè)計全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項目執(zhí)行\(zhòng)\r\\n第五章 不同類型結(jié)構(gòu)的仿真
標簽： FPGA 流程
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有限狀態(tài)機的設(shè)計\\r\\n包括仿真文件以及sof文件
標簽： sof 有限狀態(tài)機 仿真
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多路18b20測溫顯示系統(tǒng),可同時測量n個第三18b20
標簽： 18b20 多路 測溫 顯示系統(tǒng)
上傳時間： 2013-08-21
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proteus的一個小定時計時， \\r\\n\\r\\n時鐘用的是6M，有源文件自己看
標簽： proteus 定時 計時
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盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個世紀的發(fā)展史，但直到今天，人們對\\r\\n它的研究仍然在繼續(xù)。現(xiàn)在，我們可以開發(fā)出輸出頻率高達IG的DDS系統(tǒng)，\\r\\n武漢理工大學(xué)碩士學(xué)位論文\\r\\n已能滿足絕大多數(shù)頻率源的要求，集成DDS產(chǎn)品的信噪比也可達到75dB以上，\\r\\n已達到鎖相頻率合成的一般水平。電子技術(shù)的發(fā)展己進入數(shù)字時代，模擬信號\\r\\n數(shù)字化的方法也是目前一個熱門研究課題，高速AD、DA器件在通信、廣播電\\r\\n視等領(lǐng)域的應(yīng)用越來越廣泛。本次設(shè)計完成了軟件仿真和硬件實現(xiàn)，對設(shè)計原
標簽： FPGA 頻率合成 軟硬件設(shè)計
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描述了一個用于微波傳輸設(shè)備的16QAM接收機解調(diào)芯片的FPGA實現(xiàn),芯片集成了定時恢復(fù)、載波恢復(fù)和自適應(yīng)盲判決反饋均衡器(DFE),采用恒模算法(CMA)作為均衡算法。芯片支持高達25M波特的符號速率,在一片EP1C12Q240C8(ALTERA)上實現(xiàn),即將用于量產(chǎn)的微波傳輸設(shè)備中。\\r\\n
標簽： FPGA QAM 16 接收機
上傳時間： 2013-08-22
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基于PXA270-S linux的FPGA實現(xiàn)。\r\n向LED_CONTROL寫入n即得到n*0.1S的延時，LED閃爍的快慢程度發(fā)生變化。
標簽： linux FPGA PXA 270
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華為FPGA設(shè)計流程指南:本部門所承擔(dān)的FPGA設(shè)計任務(wù)主要是兩方面的作用：系統(tǒng)的原型實現(xiàn)和ASIC的原型驗證。編寫本流程的目的是：在于規(guī)范整個設(shè)計流程，實現(xiàn)開發(fā)的合理性、一致性、高效性。形成風(fēng)格良好和完整的文檔。實現(xiàn)在FPGA不同廠家之間以及從FPGA到ASIC的順利移植。便于新員工快速掌握本部門FPGA的設(shè)計流程。\r\n
標簽： FPGA 華為 設(shè)計流程
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針對高頻感應(yīng)加熱電源中用傳統(tǒng)的模擬鎖相環(huán)跟蹤頻率所存在的問題,提出一種非常適合于高頻感應(yīng)加熱的\r\n新型的數(shù)字鎖相環(huán)。使用FPGA 內(nèi)底層嵌入功能單元中的數(shù)字鎖相環(huán)74HCT297 ,并添加少量的數(shù)字電路來實現(xiàn)。最后利\r\n用仿真波形驗證該設(shè)計的合理性和有效性。整個設(shè)計負載范圍寬、鎖相時間短,現(xiàn)已成功應(yīng)用于100 kHz/ 30 kW 的感應(yīng)加\r\n熱電源中。
標簽： 高頻感應(yīng) 加熱電源 模擬鎖相環(huán) 頻率
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