軟件無線電已成為無線通信非常關鍵的技術之一。其基本思想是將寬帶A/D、D/A盡可能靠近天線，在一個開放式、模塊化的通用硬件平臺上用盡可能多的軟件來實現無線電臺的各種功能。 本文所討論的多相濾波器組信道化接收機(PPCR)及信道非均勻劃分，即是應用了軟件無線電理念的一種新技術。該技術針對傳統無線電接收機存在的結構不靈活、系統升級困難、同時處理多信號能力弱及系統規模過大等問題，應用現代多速率信號處理理論對之進行了改進。改進后的軟件無線電PPCR．具有全概率接收能力，能對信號進行下變頻并降低其采樣率處理，實現后資源耗費較低，而且依托現場可編程門陣列(FPGA)建立的平臺是開放式的，在需要時可在不改變硬件系統的情況下通過軟件更改系統的功能，極大地提高了系統的靈活性。諸多的優點使其具有十分廣泛的應用前景，也成為當前研究熱點之一。 本文首先介紹了課題的應用背景，并深入討論了軟件無線電的基本理論：信號采樣理論及多速率信號處理理論，介紹了應用PPCR的采樣處理過程，給出了推導PPCR的數學模型，并在此基礎上分析闡述了信道非均勻劃分的原理。 在本文的系統仿真及實現部分，首先介紹了應用現代DSP開發工具DSPBuilder進行開發的設計流程，然后對應用DSP Builder來設計PPCR中的主要模塊一多相濾波器組及快速傅立葉變換模塊做了詳細闡述，最后對系統仿真及實現過程的實驗結果圖進行了分析。 本文主要是在實驗室階段對算法在硬件實現上進行研究。成果可以作為后續應用研究的基礎，對各種應用軟件無線電理念的通信系統都具有一定的參考價值。
上傳時間： 2013-06-17
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本文完成了一種高速高性能數字脈沖壓縮處理器的設計和FPGA實現，包括系統架構設計、方案論證及仿真、算法實現、結果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達數字脈沖壓縮系統的主要研究內容，關鍵技術及其發展趨勢，然后介紹了數字脈沖壓縮系統設計與實現的要求，最后給出了本文的主要研究內容。 第二章敘述了線性調頻信號脈沖壓縮的基本原理，對系統設計的實現方法進行了實時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數字系統結構化設計方面將本系統劃分為三個部分：輸入部分、脈壓計算部分、輸出部分，并在流程圖中對各部分所要實現的功能做了介紹。 第四章首先總結了數字脈沖壓縮的實現途徑；提出了基于自定制浮點數據格式和分時復用蝶型結構的數字脈沖壓縮系統設計思想，對其關鍵技術進行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細的描述，設計了具體的結構和電路。 第六章針對系統的測試驗證，提出面向SOC的模塊驗證和系統軟硬協同驗證的驗證策略。通過Link for Modelsim工具，實現MATAB與Modelsim之間對VHDL代碼的聯合仿真測試，通過在線邏輯分析工具ChipScope，完成系統的片上測試，并分析系統的性能，證明系統的可實用性。滿足設計的要求。 本文研制的數字脈沖壓縮處理器具有動態范圍大、處理精度高、處理能力強、體積小、重量輕、實時性好的優點，為設計高性能的現代雷達信號處理系統提供了可靠的保證。
上傳時間： 2013-07-01
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統具有很好的糾錯能力，如使用差錯控制編碼。自仙農定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數和最大迭代次數均為4時，可支持8.2Mbps的編譯碼數掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC／PHY和PCI接口，很好地滿足了通信系統需求。系統測試結果表明，本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構，使用SOC架構處理系統和基于NIOSII處理器和uC／0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
上傳時間： 2013-04-24
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多相濾波器主要應用于脈沖多普勒雷達、通信寬帶數字接收機、雷達自適應波束形成等信號處理領域。在多普勒雷達信號處理中國內外關于FIR濾波器設計研究的報道較多，而對于IIR濾波器的設計研究相對較少，原因是IIR多相濾波器的設計復雜性，使得IIR濾波器在多普勒雷達數字信號處理中難以發揮重要作用。本文以脈沖多普勒雷達信號處理為背景，主要研究數字多相濾波器的特點和設計方法；進而研究數字多相濾波器的數字仿真方法與FPGA實現技術。對于自主研究、設計和實現雷達信號處理的各種結構的濾波器具有重要的意義。 本文討論了FIR數字濾波器和IIR數字濾波器的特點和區別。對IIR濾波器的多相結構進行了理論分析，重點研究了IIR多相濾波器的設計原理。根據此原理進行IIR濾波器的多相設計并擴展到多通道和多級結構。在此基礎上，根據本文研究的多普勒雷達回波信號需要四通道處理的要求搭建軟件仿真模型，對所設計的2級4通道IIR多相濾波器組進行了仿真實驗，給出仿真結果，并進行了討論。 在完成2級4通道IIR多相濾波器組的軟件仿真后，利用FPGA設計平臺，對該IIR多相濾波器組進行了設計仿真和綜合實現。在實現過程中進行了功能仿真和時序仿真兩級仿真驗證，結果表明在模擬硬件環境中所設計的2級4通道IIR多相濾波器組能夠較好地實現多普勒雷達回波信號多通道的劃分和濾波功能要求，驗證了設計思路和方法的正確性和可行性。
上傳時間： 2013-04-24
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碼元定時恢復(位同步)技術是數字通信中的關鍵技術。位同步信號本身的抖動、錯位會直接降低通信設備的抗干擾性能，使誤碼率上升，甚至會使傳輸遭到完全破壞。尤其對于突發傳輸系統，快速、精確的定時同步算法是近年來研究的一個焦點。本文就是以Inmarsat GES/AES數據接收系統為背景，研究了突發通信傳輸模式下的全數字接收機中位同步方法，并予以實現。 本文系統地論述了位同步原理，在此基礎上著重研究了位同步的系統結構、碼元定時恢復算法以及衡量系統性能的各項指標，為后續工作奠定了基礎。 首先根據衛星系統突發信道傳輸的特點分析了傳統位同步方法在突發系統中的不足，接下來對Inmarsat系統的短突發R信道和長突發T信道的調制方式和幀結構做了細致的分析，并在Agilent ADS中進行了仿真。 在此基礎上提出了一種充分利用報頭前導比特信息的，由滑動平均、閾值判斷和累加求極值組成的快速報頭時鐘捕獲方法，此方法可快速精準地完成短突發形式下的位同步，并在FPGA上予以實現，效果良好。 在長突發形式下的報頭時鐘捕獲后還需要對后續數據進行位同步跟蹤，在跟蹤過程中本論文首先用DSP Builder實現了插值環路的位同步算法，進行了Matlab仿真和FPGA實現。并在插值環路的基礎上做出改進，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實現。最后將移位算法與插值算法進行了性能比較，證明該算法更適合于本項目中Inmarsat的長突發信道位同步跟蹤。 論文對兩個突發信道的位同步系統進行了理論研究、算法設計以及硬件實現的全過程，滿足系統要求。
上傳時間： 2013-04-24
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華為項目管理工具與模板運用 2011年3月10-12日 深圳 2011年3月17-19日 上海 2011年3月24-26日 北京 【主辦單位】（www.peixun168.com） 【收費標準】3800元/ 人（包括資料費、午餐及上下午茶點等） 【課程時間】3天（6小時/天） 【培訓對象】企事業單位執行層，包括項目總監、部門經理、高級項目經理、項目團隊成員等。 【報名電話】021-51872644 林先生 【報名郵箱】646206694@qq.com 【溫馨提示】本課程可為企業提供上門內訓服務，歡迎來電咨詢！ 課程背景 本次培訓是為了使項目經理和項目組成員掌握現代項目管理知識在項目中的應用。了解項目管理，掌握相關的項目管理工具在項目中怎么運用？如何制定項目目標？如何進行工作分解？如何制定項目管理計劃？如何制定項目控制計劃？如何制定項目責任矩陣？如何制定項目管理溝通計劃？如何制定項目風險管理計劃？等等。 作為項目管理實戰系列培訓，在培訓期間每個小組選擇一個項目進行實操，從項目如何啟動、如何做項目計劃、如何做項目實施，如何做項目控制，如何對項目進行收尾，進行全面實戰的演練。老師指導項目完成，并對項目中出現的問題進行實時指導。 我們強調課堂中互動式的交流，同時我們將提供一些練習，并要求參與者進行案例分析、情景演練。我們也會將項目管理中常見的一些問題提出來與大家一起討論。
上傳時間： 2013-06-10
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實時紅外圖像處理是紅外成像制導的關鍵技術。本課題來源于兵器工業部第209研究所承擔研制的紅外成像制導技術背景下的紅外圖像信息處理機項目。 本文在總結國內外研究現狀的基礎上，做了大量紅外圖像信息處理系統硬件部分的設計工作。主要有以下幾點： 1．系統方案和總體結構設計 在分析比較目前幾種主流系統方案后，將紅外圖像處理機設計成“雙FPGA+雙DSP+CPCI”結構。選用ADI公司TigerSHARK系列的DSP芯片ADSP-TS201作為系統高層算法處理的核心處理器，選用Altera公司的FPGA芯片StratixⅡ EP2S60F67214作為底層算法處理和接口控制的核心，選用高速CPCI總線作為紅外圖像信息處理機與主機的通訊橋梁。 2．FPGA部分的設計是本課題的核心，對FPGA部分進行了設計和調試 (1)圖像預處理模塊：FPGA負責系統的底層預處理算法和相應控制。首先對采集來的圖像數據進行中值濾波和直方圖統計，然后按照鏈路口(Linkport)的通信協議，將預處理后的圖像數據實時地從FPGA傳給DSP。 (2)DSP-CPCI橋接模塊：FPGA負責DSP與CPCI的接口，將DSP處理后的結果通過DSP-CPCI橋接模塊傳給主機。 聯調實驗測試表明，實時紅外圖像信息處理成功實現了對典型紅外目標的檢測、識別和跟蹤，從而驗證系統核心FPGA部分的設計是成功的。
上傳時間： 2013-07-13
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視頻序列中運動目標的檢測是計算機視覺和圖像編碼研究領域的一個重要課題，在機器人導航、智能監視系統、交通監測、醫學圖像處理以及視頻圖像壓縮和傳輸等領域都有廣泛的應用。FPGA作為當今主流的大規?？删幊虒Ｓ眉呻娐罚梢詽M足高速圖像處理的需要。使用FPGA可以充分利用硬件上的并行性，從本質上改善圖像處理的速度，使對大數據量的圖像處理達到實時性。本文提出基于FPGA的運動目標檢測系統，對以后算法的改進，輸入輸出圖像大小的變化，圖像采集和顯示設備更換等都具有靈活性。 本文對目前運動目標檢測的主要算法研究分析，根據背景減法的適用環境和特點提出改進的W4運動檢測算法。該算法具備背景減法的優點，并且克服了W4運動檢測算法在環境變化較快或環境變化較頻繁條件下對運動目標進行檢測的局限性。 本文首先在MATLAB中對改進的W4運動檢測算法進行仿真，然后將算法移植到FPGA中實現。設計圖像采集、圖像檢測和VGA顯示等模塊，完善運動目標檢測系統。根據算法和運動目標檢測系統的特點提出一種基于改進的W4算法的快速檢測方法，該方法以塊為單位進行運動目標檢測，可以有效地提高圖像處理的速度，使系統滿足實時性要求。
上傳時間： 2013-07-20
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隨著交通工具的迅猛發展，智能交通系統(Intelligent TransportationSystems，簡稱ITS)在交通管理中受到廣泛的關注。而在ITS中，車牌識別(LicensePlate Recognition，簡稱LPR)是其核心技術。車牌識別系統主要由數據采集和車牌識別算法兩個部分組成。由于車牌清晰程度、攝像機性能、氣候條件等因素的影響，牌照中的字符可能出現不清楚、扭曲、缺損或污跡干擾，這都給識別造成一定難度。因此，在復雜背景中快速準確地進行車牌定位成為車牌識別系統的難點。 本文研究和設計了一種集圖象采集，圖象識別，圖象傳輸等于一體的實時嵌入式系統。該平臺包括硬件系統設計與應用程序開發兩個方面，充分利用TI公司的C6000系列DSP強大的并行運算能力、以及FPGA的靈活時序邏輯控制技術，從硬件方面實現系統的高速運行。 本文的主要工作有兩部分組成，具體如下： (1) 在硬件設計方面：實現由A/D、電源、FPGA、DSP以及SDRAM和FLASH所組成的車牌識別系統；設計并完成系統的原理圖和印制板圖；完成電路板調試，以及完成FPGA．在高速圖像采集中的veriIog應用程序開發。 (2) 在軟件開發方面：完成Philips公司的SAA7113H的配置代碼開發，以及DSP底層的部分驅動程序開發。 該系統能夠實現25幀每秒的數字視頻流圖像數據的輸出，并由FPGA負責完成一幅720×572數據量的圖像采集。DSP負責系統的嵌入式操作，包括系統的控制和車牌識別算法的實現。 目前，嵌入式車牌識別系統硬件平臺已經搭建成功，系統軟件代碼程序也已經開發完成。本系統能夠實現高速圖像采集、嵌入式操作與車牌識別算法、UART數據通信等功能，具有速度快、穩定性高、體積小、功耗低等特點，為車牌識別算法提供一個較好的驗證平臺。
上傳時間： 2013-07-30
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軟件無線電(SDR，Software Defined Radio)由于具備傳統無線電技術無可比擬的優越性，已成為業界公認的現代無線電通信技術的發展方向。理想的軟件無線電系統強調體系結構的開放性和可編程性，減少靈活性著的硬件電路，把數字化處理(ADC和DAC)盡可能靠近天線，通過軟件的更新改變硬件的配置、結構和功能。目前，直接對射頻(RF)進行采樣的技術尚未實現普及的產品化，而用數字變頻器在中頻進行數字化是普遍采用的方法，其主要思想是，數字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘，再經插值或抽取濾波，其結果是，輸入信號頻譜搬移到所需頻帶，數據速率也相應改變，以供后續模塊做進一步處理。數字變頻器在發射設備和接收設備中分別稱為數字上變頻器(DUC，Digital Upper Converter)和數字下變頻器(DDC，Digital Down Converter)，它們是軟件無線電通信設備的關鍵部什。大規?？删幊踢壿嬈骷膽脼楝F代通信系統的設計帶來極大的靈活性?；贔PGA的數字變頻器設計是深受廣大設計人員歡迎的設計手段。本文的重點研究是數字下變頻器(DDC)，然而將它與數字上變頻器(DUC)完全割裂后進行研究顯然是不妥的，因此，本文對數字上變頻器也作適當介紹。 第一章簡要闡述了軟件無線電及數字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。 第二章介紹了數控振蕩器(NCO)，介紹了兩種實現方法，即基于查找表和基于CORDIC算法的實現。對CORDIc算法作了重點介紹，給出了傳統算法和改進算法，并對基于傳統CORDIC算法的NCO的FPGA實現進行了EDA仿真。 第三章介紹了變速率采樣技術，重點介紹了軟件無線電中廣泛采用的級聯積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補償法，對前者進行了基于Matlab的理論仿真和FPGA實現的EDA仿真，后者只進行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band，HB)濾波器，對基于分布式算法的半帶濾波器的FPGA實現進行了EDA仿真，最后簡要介紹了FIR的多相結構。 第五章對數字下變頻器系統進行了噪聲綜合分析，給出了一個噪聲模型。 第六章介紹了數字下變頻器在短波電臺中頻數字化應用中的一個實例，給出了測試結果，重點介紹了下變頻器的：FPGA實現，其對應的VHDL程序收錄在本文最后的附錄中，希望對從事該領域設計的技術人員具有一定參考價值。
上傳時間： 2013-06-09
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