GPS技術(shù)在導(dǎo)航、定位及精確打擊等方面產(chǎn)生了重要影響，已經(jīng)廣泛地應(yīng)用在各種武器平臺(tái)上。但是，在干擾環(huán)境下也顯現(xiàn)出許多問題。由于其到達(dá)地球表面的信號(hào)極其微弱(-160dBW)，在現(xiàn)在復(fù)雜的電磁環(huán)境中容易受到干擾，尤其是C/A碼信號(hào)更易受到干擾，并且隨著導(dǎo)航戰(zhàn)的發(fā)展對(duì)GPS的抗干擾已成為爭取導(dǎo)航資源的有效措施。因此，研究干擾環(huán)境下的GPS接收機(jī)設(shè)計(jì)具有重要意義。 本文首先簡要介紹了GPS信號(hào)的結(jié)構(gòu)及構(gòu)成，通過對(duì)GPS信號(hào)特征以及接收機(jī)抗干擾能力的分析，結(jié)合干擾對(duì)接收機(jī)的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對(duì)這種干擾類型提出了一種有效的抗干擾技術(shù)-----自適應(yīng)調(diào)零天線技術(shù)。接下來，著重研究了GPS接收機(jī)在此抗干擾技術(shù)前提下的若干抗干擾方法，并對(duì)其進(jìn)行了詳細(xì)的分析和討論。 研究過程中，通過對(duì)最佳化準(zhǔn)則和空域自適應(yīng)濾波的理解，首先對(duì)不同天線陣列結(jié)構(gòu)進(jìn)行了性能仿真和比較分析，然后在對(duì)稱圓形天線陣列的基礎(chǔ)上對(duì)空域自適應(yīng)算法進(jìn)行了仿真分析，針對(duì)其自由度有限的問題接著對(duì)空時(shí)濾波方法做了詳細(xì)討論，在7元對(duì)稱圓形陣列的基礎(chǔ)上仿真說明了二者各自的優(yōu)缺點(diǎn)。考慮到實(shí)際的干擾環(huán)境和本課題研究的初期階段，因此選用了適合本課題干擾環(huán)境的空域?yàn)V波方法，并對(duì)其自適應(yīng)算法進(jìn)行了適當(dāng)?shù)母倪M(jìn)，使得其抗干擾性能獲得了一定程度的改善。 最后，詳細(xì)說明了該接收機(jī)抗干擾模塊的FPGA實(shí)現(xiàn)原理。詳細(xì)給出了頂層及各子模塊的設(shè)計(jì)流程與RTL視圖，實(shí)驗(yàn)結(jié)果驗(yàn)證了該算法的有效性。
標(biāo)簽： FPGA GPS 接收機(jī) 天線陣列
上傳時(shí)間： 2013-06-03
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H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會(huì)聯(lián)合推出的活動(dòng)圖像編碼標(biāo)準(zhǔn)，簡稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會(huì)議、視頻存儲(chǔ)等諸多領(lǐng)域得到廣泛的應(yīng)用。 本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實(shí)現(xiàn)。對(duì)于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進(jìn)行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計(jì)上的困難。 作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實(shí)現(xiàn)的瓶頸。針對(duì)這些瓶頸，對(duì)CAVLC編碼器中的各個(gè)功能模塊進(jìn)行了優(yōu)化設(shè)計(jì)，這些優(yōu)化設(shè)計(jì)包括多參考?jí)K的表格預(yù)測(cè)法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對(duì)所設(shè)計(jì)的CAVLC編碼器進(jìn)行了描述，用EDA軟件對(duì)其主要功能模塊進(jìn)行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗(yàn)證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實(shí)時(shí)通信要求，為整個(gè)CAVLC編碼器的實(shí)時(shí)通信提供了良好的基礎(chǔ)。
上傳時(shí)間： 2013-06-04
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用戶對(duì)寬帶無線接入業(yè)務(wù)、尤其是對(duì)于寬帶無線化以及移動(dòng)化的需求日益增加,使無線寬帶接入技術(shù)WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術(shù))應(yīng)運(yùn)而生、迅猛發(fā)展,成為這兩年業(yè)界關(guān)注的焦點(diǎn)。除了通常的互聯(lián)網(wǎng)接入應(yīng)用外,它還將在提供IPTV和VOIP等寬帶業(yè)務(wù)方面取得成功,它還有可能成為一種先進(jìn)的4G蜂窩電話技術(shù)。WiMAX未來將進(jìn)入蜂窩電話、筆記本電腦和機(jī)頂盒等應(yīng)用中。 本文在介紹WiMAX傳輸標(biāo)準(zhǔn)802.16d基礎(chǔ)上,詳細(xì)闡述了WiMAX接收機(jī)中信道解調(diào)芯片中的自動(dòng)增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動(dòng)增益控制系統(tǒng)的基本組成和其主要特性指標(biāo),通過對(duì)一個(gè)步進(jìn)式AGC的分析,得到AGC模型的輸出公式。然后針對(duì)WiMAX接收機(jī)內(nèi)AGC系統(tǒng)中的模數(shù)轉(zhuǎn)換器以及AGC電路進(jìn)行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對(duì)AGC電路基本結(jié)構(gòu)的算法分析,并結(jié)合仿真結(jié)果對(duì)AGC電路做了詳盡解說并對(duì)參數(shù)進(jìn)行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗(yàn)證的結(jié)果。通過SPW對(duì)AGC進(jìn)行了單獨(dú)的性能測(cè)試,并結(jié)合整個(gè)系統(tǒng)的性能測(cè)試來說明AGC可以和系統(tǒng)的其他模塊協(xié)同工作。在FPGA測(cè)試中,可以證明用Verilog實(shí)現(xiàn)后AGC也同樣能較好的工作。 本文實(shí)現(xiàn)的基于導(dǎo)頻的步進(jìn)式的數(shù)字AGC是針對(duì)WiMAX系統(tǒng)的自動(dòng)增益控制電路提出的解決方案。此算法結(jié)合WiMAX系統(tǒng)的傳輸方式,提出的算法具有迅速鎖定信號(hào)的特點(diǎn),能夠滿足WiMAX系統(tǒng)的要求。同時(shí),由于各種關(guān)鍵參數(shù)設(shè)計(jì)為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數(shù)字AGC算法。
上傳時(shí)間： 2013-04-24
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常模信號(hào)是一類非常重要的信號(hào)，而專門應(yīng)用于常模信號(hào)的常模算法[1]具有復(fù)雜度較低、實(shí)現(xiàn)起來比較簡單、對(duì)陣列模型的偏差不敏感等顯著的優(yōu)點(diǎn)。因此，常模算法引起了眾多學(xué)者的廣泛關(guān)注。近年來，常模算法在多用戶檢測(cè)領(lǐng)域[2]的研究越來越受到諸多學(xué)者的關(guān)注。不僅如此，常模算法在其他領(lǐng)域也是備受矚目，如常模算法在盲均衡以及波束形成等領(lǐng)域的應(yīng)用也是目前研究的熱點(diǎn)。除此之外，常模算法已經(jīng)不僅僅局限在應(yīng)用于常模信號(hào)，也可應(yīng)用于多模信號(hào)[3]等。 本文對(duì)常模算法在多用戶檢測(cè)領(lǐng)域的應(yīng)用以及FPGA[4]實(shí)現(xiàn)作了較多的研究工作，共分六章進(jìn)行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對(duì)常模算法作了理論分析，并改進(jìn)了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺(tái)上搭建了仿真平臺(tái)，分析了常模算法在多用戶檢測(cè)中的應(yīng)用；第三章研究了相關(guān)文獻(xiàn)，簡單介紹了FPGA概念及其設(shè)計(jì)流程和設(shè)計(jì)方法，并對(duì)VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細(xì)介紹了常模算法的FPGA實(shí)現(xiàn)，用一種基于統(tǒng)計(jì)數(shù)據(jù)的方法確定了數(shù)據(jù)位長及精度，提出了其實(shí)現(xiàn)的系統(tǒng)框圖，并詳細(xì)闡述了各主要模塊的設(shè)計(jì)與實(shí)現(xiàn)，同時(shí)給出了最后的報(bào)告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺(tái)和QuartuslI的基礎(chǔ)上搭建了一個(gè)仿真平臺(tái)，借助于平臺(tái)分析了2-2型常模算法移植到FPGA平臺(tái)后的性能，對(duì)不同的精度對(duì)系統(tǒng)性能的影響做了討論，也統(tǒng)計(jì)了不同信噪比、多址干擾下的誤碼率性能。最后一章是對(duì)全文的總結(jié)和對(duì)未來的展望。
上傳時(shí)間： 2013-06-23
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可編程邏輯芯片特別是現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動(dòng)態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動(dòng)態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實(shí)際應(yīng)用前還有許多問題需要解決。一個(gè)基本的問題就是動(dòng)態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計(jì)算的概念，建立了可重構(gòu)計(jì)算系統(tǒng)模型和動(dòng)態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個(gè)基于劃分和時(shí)延驅(qū)動(dòng)的在線布局算法，和一個(gè)基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動(dòng)態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時(shí)確保關(guān)鍵路徑的時(shí)延最小。實(shí)驗(yàn)結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻(xiàn)[37]中的算法)相比，在時(shí)延上平均減少27％，在線長上平均減少34％(或者11％)，在運(yùn)行時(shí)間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
標(biāo)簽： FPGA 動(dòng)態(tài)可重構(gòu) 布局布線 算法研究
上傳時(shí)間： 2013-05-24
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本文對(duì)基于FPGA的CCSDS圖像壓縮和AES加密算法的實(shí)現(xiàn)進(jìn)行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據(jù)其編碼方案，設(shè)計(jì)并實(shí)現(xiàn)了相應(yīng)的編解碼器。從算法性能和硬件實(shí)現(xiàn)復(fù)雜度兩個(gè)方面，將該算法與具有類似算法結(jié)構(gòu)的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語言VerilogHDL實(shí)現(xiàn)CCSDS圖像壓縮算法和AES加密算法； (3)優(yōu)化算法復(fù)雜度較大的功能模塊，如小波變換模塊等。使用雙端口內(nèi)存模塊增加數(shù)據(jù)讀寫速度，利用DSP塊處理核心運(yùn)算單元，從而很大程度上提高了模塊的運(yùn)行速度，并降低了芯片的使用面積； (4)設(shè)計(jì)并實(shí)現(xiàn)系統(tǒng)的模塊級(jí)流水線，在幾乎不增加占用芯片面積的情況下，提高了系統(tǒng)的數(shù)據(jù)吞吐量； (5)在QuartusⅡ和ModelSim仿真環(huán)境下對(duì)該系統(tǒng)進(jìn)行模塊級(jí)和系統(tǒng)級(jí)的功能仿真、時(shí)序仿真和驗(yàn)證。在硬件系統(tǒng)測(cè)試階段，設(shè)計(jì)并實(shí)現(xiàn)FPGA與PC機(jī)的串口通信模塊，提高了系統(tǒng)驗(yàn)證的工作效率。
上傳時(shí)間： 2013-05-19
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在衛(wèi)星通信、移動(dòng)通信技術(shù)快速發(fā)展的今天，短波這一最古老和傳統(tǒng)的通信方式不僅沒有被淘汰，還在快速發(fā)展。其通信距離遠(yuǎn)、設(shè)備簡單以及移動(dòng)方便等優(yōu)點(diǎn)被廣泛應(yīng)用于無線通信領(lǐng)域。 數(shù)字調(diào)制技術(shù)作為通信領(lǐng)域中極為重要的一個(gè)方面，也得到了迅速發(fā)展。全數(shù)字調(diào)制解調(diào)技術(shù)的使用使各類現(xiàn)代調(diào)制解調(diào)技術(shù)融合一體，目前國內(nèi)多速率/多制式調(diào)制解調(diào)大多基于通用．DSP實(shí)現(xiàn)，支持的速率比較低。由于運(yùn)算量大和硬件參數(shù)的限制，采用通用DSP無法勝任高速率調(diào)制解調(diào)的任務(wù)。現(xiàn)代FPGA可以提供支持以低系統(tǒng)丌銷、低成本實(shí)現(xiàn)高速乘．累加超前進(jìn)位鏈的DSP算法。本文采用理論與實(shí)踐相結(jié)合的方式研究基于FPGA技術(shù)來實(shí)現(xiàn)短波數(shù)字信號(hào)的調(diào)制解調(diào)。通過對(duì)具體的FPGA系統(tǒng)設(shè)計(jì)與調(diào)試，將理論應(yīng)用到實(shí)際中。 本文通過具體的EPlC60240C8芯片作為處理器的FPGA實(shí)驗(yàn)板，研究了短波數(shù)字信號(hào)調(diào)制解調(diào)的設(shè)計(jì)與丌發(fā)過程。分析了現(xiàn)代通信的各種調(diào)制方式．誤碼率。得出了不同的調(diào)制方式的優(yōu)劣性。最后重點(diǎn)提出了QPSK的調(diào)制解調(diào)方法。給出了Qf'SK的調(diào)制解調(diào)框圖、QPSK的SystemView系統(tǒng)仿真、VHDL程序進(jìn)行調(diào)制解調(diào)，在OUARTUS上進(jìn)行仿真。然后設(shè)計(jì)AD/DA輸入輸出電路，對(duì)短波數(shù)字信號(hào)進(jìn)行調(diào)制解調(diào)。通過設(shè)計(jì)的AD/DA電路輸入短波數(shù)字信號(hào)進(jìn)行調(diào)制解調(diào)，然后輸出原始的模擬信號(hào)。文中還對(duì)比了其他的調(diào)制解調(diào)方式，通過對(duì)比，發(fā)現(xiàn)不同的調(diào)制解調(diào)方式對(duì)短波信號(hào)的影響。最后，通過比較FPGA與DSP在處理高速率、大容量的數(shù)字信號(hào)，得出不同的結(jié)論。展示了FPGA在這方面的優(yōu)越性。
標(biāo)簽： FPGA 短波 數(shù)字信號(hào) 調(diào)制解調(diào)
上傳時(shí)間： 2013-06-05
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在VTS(Vessel Tramc Services船舶交管系統(tǒng))系統(tǒng)中，雷達(dá)信號(hào)的處理器的能力己成為制約雷達(dá)目標(biāo)錄取、跟蹤處理能力和可靠性以及整個(gè)VTS系統(tǒng)工作的主要因素。隨著區(qū)域性VTS的建立，要求將雷達(dá)信號(hào)以最高的質(zhì)量和最低的代價(jià)遠(yuǎn)距離傳輸，而達(dá)到這一要求的關(guān)鍵技術(shù)環(huán)節(jié)一雷達(dá)信息的壓縮處理也將受到雷達(dá)信號(hào)預(yù)處理系統(tǒng)的影響。 因此，研究更有效的VTS雷達(dá)信號(hào)預(yù)處理系統(tǒng)是一項(xiàng)很有價(jià)值和實(shí)際意義的工作。本文是在前人研究成果的基礎(chǔ)上，面向?qū)嶋H應(yīng)用的需求，主要研究VTS雷達(dá)信號(hào)預(yù)處理算法的設(shè)計(jì)方法和實(shí)現(xiàn)手段，設(shè)計(jì)完成了一個(gè)數(shù)字化的雷達(dá)原始信號(hào)實(shí)時(shí)采集與處理系統(tǒng)。 本設(shè)計(jì)主要包括雷達(dá)信號(hào)的采集、雜波抑制處理以及與DSP芯片的信號(hào)傳輸。在硬件結(jié)構(gòu)上，本設(shè)計(jì)采用FPGA完成信號(hào)的采集、CFAR處理和雷達(dá)信號(hào)檢測(cè)器的設(shè)計(jì)，將大量的以前需要由DSP芯片來完成的算法移植到FPGA中實(shí)現(xiàn)，大大減輕了DSP芯片的工作壓力，也減小了系統(tǒng)的體積。 在算法研究中，設(shè)計(jì)中重點(diǎn)討論了雜波的抑制方法和目標(biāo)的檢測(cè)方法。本文在研究了大量現(xiàn)有的雷達(dá)信號(hào)雜波抑制及信號(hào)檢測(cè)的算法的基礎(chǔ)上，比較了各種算法的優(yōu)劣，最終選擇了一種適合本次設(shè)計(jì)要求的CFAR算法和雙極點(diǎn)濾波雷達(dá)信號(hào)檢測(cè)器在FPGA中實(shí)現(xiàn)。 論文中對(duì)設(shè)計(jì)中所采用的方法給出了理論分析、試驗(yàn)仿真結(jié)果和試驗(yàn)實(shí)際調(diào)試結(jié)果。通過本文所述的設(shè)計(jì)和實(shí)驗(yàn)，本文設(shè)計(jì)的雷達(dá)信號(hào)預(yù)處理系統(tǒng)對(duì)雷達(dá)視頻信號(hào)的采集與傳輸都有很好的效果，所選用的雜波處理算法對(duì)雷達(dá)雜波、雨雪雜波和陸地回波都具有較好的抑制作用，能有效地處理雷達(dá)雜波中的尖峰成分，使信噪比得到較大改善。
標(biāo)簽： 雷達(dá)信號(hào) 法的研究 預(yù)處理
上傳時(shí)間： 2013-04-24
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本文以“機(jī)車車輛輪對(duì)動(dòng)態(tài)檢測(cè)裝置”為研究背景，以改進(jìn)提升裝置性能為目標(biāo)，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實(shí)現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標(biāo)準(zhǔn)的基本系統(tǒng)。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺(tái)，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機(jī)拍攝到的圖像信號(hào)進(jìn)行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當(dāng)裁剪，最后將奇偶場(chǎng)圖像數(shù)據(jù)合并成幀，存儲(chǔ)到存儲(chǔ)器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對(duì)SAA7113芯片初始化設(shè)置、控制，并對(duì)數(shù)字化后的數(shù)據(jù)進(jìn)行操作。 圖像處理算法部分考慮到實(shí)時(shí)性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實(shí)現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測(cè)三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標(biāo)準(zhǔn)基本系統(tǒng)順序編碼模式，在FPGA上實(shí)現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實(shí)際的圖像數(shù)據(jù)塊對(duì)系統(tǒng)進(jìn)行了驗(yàn)證。
上傳時(shí)間： 2013-04-24
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隨著現(xiàn)代互聯(lián)網(wǎng)規(guī)模的不斷擴(kuò)大，網(wǎng)絡(luò)數(shù)據(jù)流量迅速增長，傳統(tǒng)的路由器已經(jīng)無法滿足網(wǎng)絡(luò)的交換和路由需求。當(dāng)前，新一代路由器普遍利用了交換式路由技術(shù)，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節(jié)點(diǎn)的并行通信成為可能。硬件系統(tǒng)設(shè)計(jì)中結(jié)合了專用網(wǎng)絡(luò)處理器，可編程器件各自的特點(diǎn)，采用了基于ASIC，F(xiàn)PGA，CPLD硬件結(jié)構(gòu)模塊化的設(shè)計(jì)方法。基于ASIC技術(shù)體系的GSR的出現(xiàn)，使得路由器的性能大大提高。但是，這種路由器主要滿足數(shù)據(jù)業(yè)務(wù)(文字，圖象)的傳送要求，不能解決全業(yè)務(wù)(語音，數(shù)據(jù)，視頻)數(shù)據(jù)傳送的需要。隨著網(wǎng)絡(luò)規(guī)模的擴(kuò)大，矛盾越來越突出，而基于網(wǎng)絡(luò)處理器技術(shù)的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網(wǎng)絡(luò)路由器技術(shù)實(shí)現(xiàn)的路由器，采用交換FPGA芯片硬件實(shí)現(xiàn)的方式，對(duì)路由器內(nèi)部各種單播、多播數(shù)據(jù)包進(jìn)行路由轉(zhuǎn)發(fā)，實(shí)現(xiàn)網(wǎng)絡(luò)路由器與外部數(shù)據(jù)收發(fā)芯片的數(shù)據(jù)通信。本文主要針對(duì)路由器內(nèi)部交換FPGA芯片數(shù)據(jù)轉(zhuǎn)發(fā)流程的特點(diǎn)，分析研究了傳統(tǒng)交換FPGA所采用的交換算法，針對(duì)簡單FIFO算法所產(chǎn)生的線頭阻塞現(xiàn)象，結(jié)合虛擬輸出隊(duì)列(VOQ)機(jī)制及隊(duì)列仲裁算法(RRM)的特點(diǎn)，并根據(jù)實(shí)際設(shè)計(jì)中各外圍接口芯片，給出了一種消除數(shù)據(jù)轉(zhuǎn)發(fā)過程中出現(xiàn)的線頭阻塞的iSLIP改進(jìn)算法。針對(duì)實(shí)際網(wǎng)絡(luò)單播、多播數(shù)據(jù)包在數(shù)據(jù)轉(zhuǎn)發(fā)處理過程的不同，給出了實(shí)際的解決方案。并對(duì)FPGA外部SSRAM包緩存帶寬的利用，數(shù)據(jù)轉(zhuǎn)發(fā)的包亂序現(xiàn)象及FPGA內(nèi)部環(huán)回?cái)?shù)據(jù)包的處理流程作了分析并提出了解決方案，有效的提高了路由器數(shù)據(jù)交換性能。 根據(jù)設(shè)計(jì)方案所采用的算法的實(shí)現(xiàn)方式，結(jié)合FPGA內(nèi)部部分關(guān)鍵模塊的功能特點(diǎn)及性能要求，給出了交換FPGA內(nèi)部可用BlockRam資源合理的分配方案及部分模塊的設(shè)計(jì)實(shí)現(xiàn)，滿足了實(shí)際的設(shè)計(jì)要求。所有處理模塊均在xilinx公司的FPGA芯片中實(shí)現(xiàn)。
標(biāo)簽： 網(wǎng)絡(luò) 報(bào)文交換 算法 路由器
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