利用C++ Builder程式撰寫出可以驗(yàn)證臺(tái)灣人身分證件是否為合法證件的 C 源碼
標(biāo)簽： Builder 程式 分
上傳時(shí)間： 2014-06-25
上傳用戶：youlongjian0
Delphi中工作列狀態(tài)區(qū)的設(shè)計(jì)參考文件資料
標(biāo)簽： Delphi
上傳時(shí)間： 2013-12-16
上傳用戶：gxmm
TC&MSC高階函式庫(kù)設(shè)計(jì)技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫(kù).
標(biāo)簽： MSC DOS 程式 TC
上傳時(shí)間： 2014-01-21
上傳用戶：lijinchuan
這一篇論文的標(biāo)題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計(jì)」是2007發(fā)表的
標(biāo)簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析
上傳時(shí)間： 2016-01-14
上傳用戶：BIBI
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計(jì) 這段程式碼主要是把資料儲(chǔ)存到config.txt這個(gè)檔案中，我們將資料以 \n[_config_]\n 來(lái)作區(qū)隔，以便將來(lái)將資料讀出來(lái)時(shí)可以知道所存放的資料到底是屬於哪一各部分的資料。
標(biāo)簽： Python Constructor config 2.3
上傳時(shí)間： 2014-01-17
上傳用戶：zhenyushaw
將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式
標(biāo)簽： Verilog VHDL 程式
上傳時(shí)間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼
標(biāo)簽： JPEG VHDL 有源
上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的
標(biāo)簽：
上傳時(shí)間： 2013-12-31
上傳用戶：edisonfather
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