卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。 本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時間： 2013-06-24
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隨著科學(xué)技術(shù)的飛速發(fā)展，電子測量技術(shù)被廣泛應(yīng)用在電子、機械、醫(yī)療、測控及航天等各個領(lǐng)域，而電子測量技術(shù)要用到各種形式的高質(zhì)量信號源，因此任意波形發(fā)生器的研制就具有非常重要的現(xiàn)實意義。 本文便是基于DDS(DirectDigitalSynthesis)技術(shù)進行任意波形發(fā)生器研制的。要求可以產(chǎn)生正弦波、方波、三角波與鋸齒波等常規(guī)波形，而且能夠產(chǎn)生任意波形，從而滿足研究的需要。具體工作如下： (一)介紹國內(nèi)外關(guān)于任意波形發(fā)生器研究的發(fā)展情況，闡述頻率合成技術(shù)的各種方式與技術(shù)對比情況，并選定直接數(shù)字頻率合成技術(shù)進行研制。 (二)介紹系統(tǒng)的硬件設(shè)計構(gòu)成與功能實現(xiàn)，并對系統(tǒng)部件進行逐一細述。選用單片機作為控制模塊，使用FPGA實現(xiàn)DDS功能作為技術(shù)核心，并對外圍電路的設(shè)計與接口技術(shù)進行分析。 (三)講述DDS的工作原理、工作特點與技術(shù)指標(biāo)，并基于FPGA芯片EP1C3T144C8進行設(shè)計，通過使用相位累加器與波形ROM等模塊，實現(xiàn)DDS功能。同時輔以使能模塊與行列式鍵盤，實現(xiàn)各種波形的靈活輸出。 (四)給出系統(tǒng)產(chǎn)生的測試數(shù)據(jù)，并對影響頻譜純度的雜散與噪聲產(chǎn)生的原因進行分析。
標(biāo)簽： FPGA 任意波形發(fā)生器
上傳時間： 2013-04-24
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在現(xiàn)代電子系統(tǒng)中，數(shù)字化已經(jīng)成為發(fā)展的必然趨勢，接收機數(shù)字化是電子系統(tǒng)數(shù)字化中的一項重要內(nèi)容，對數(shù)字化接收機的研究具有重要的意義。隨著數(shù)字化理論和微電子技術(shù)的迅速發(fā)展，高速的中頻數(shù)字化接收機的實現(xiàn)已經(jīng)成為可能。本文研究了一種基于FPGA的軟件無線電數(shù)字接收平臺的設(shè)計，并著重研究了其中數(shù)字中頻處理單元的設(shè)計和實現(xiàn)。FPGA器件具有設(shè)計靈活、開發(fā)周期短和開發(fā)成本低等優(yōu)點，所以廣泛應(yīng)用于各種通信系統(tǒng)中。相比于傳統(tǒng)的DSP串行結(jié)構(gòu)，F(xiàn)PGA能夠進行流水線性設(shè)計，對數(shù)據(jù)進行并行處理，所以FPGA在進行數(shù)據(jù)量大，要求實時處理的系統(tǒng)設(shè)計時有很大的優(yōu)勢。 本文首先首先分析了軟件無線電當(dāng)前的發(fā)展趨勢及技術(shù)現(xiàn)狀，針對存在的處理速度跟不上的DSP瓶頸問題，提出了中頻軟件無線電的FPGA實現(xiàn)方案。本文以FPGA實現(xiàn)為重點，在深入分析軟件無線電相關(guān)理論的基礎(chǔ)上，著重研究和完成了中頻軟件無線電數(shù)字接收平臺兩大模塊的FPGA實現(xiàn)：數(shù)字下變頻相關(guān)模塊和數(shù)字調(diào)制解調(diào)模塊。其中，在深入研究數(shù)字下變頻實現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，首先對數(shù)字下變頻模塊的數(shù)控振蕩器(NCO)采用了直接頻率合成技術(shù)(DDS)實現(xiàn)，其頻率分辨率高，靈活，易于實現(xiàn)；高效抽取濾波器組由積分梳狀濾波器(CIC)，半帶濾波器(HB)，F(xiàn)IR濾波器組成。對積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對內(nèi)部寄存器的位寬進行改進，極大地節(jié)約了資源，提高了運行速率。對FIR濾波器和半帶濾波器采用了(DA)分布式算法，它的運行速度只與數(shù)據(jù)的寬度有關(guān)，只有加減法運算和二進制除法，既縮減了系統(tǒng)資源又大大節(jié)省了運算時間，實現(xiàn)了高效的實時處理。對數(shù)字調(diào)制解調(diào)模塊，重點研究和完成了2ASK和2FSK的調(diào)制解調(diào)的FPGA實現(xiàn)，模塊有很好的通用性，能方便地移植到其它的系統(tǒng)中。在文章的最后還對整個系統(tǒng)進行了Matlab仿真，驗證了系統(tǒng)設(shè)計思想的正確性。在系統(tǒng)各個關(guān)鍵模塊的設(shè)計過程中，都是先依據(jù)一定的設(shè)計指標(biāo)進行verilog編程，然后再在Quartus軟件中編譯，時序仿真測試，并與Matlab仿真結(jié)果進行對比，驗證設(shè)計的正確性。
標(biāo)簽： FPGA 軟件無線電 數(shù)字接收機
上傳時間： 2013-05-18
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數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場新的革命，而與此對應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準選定MPEG—2標(biāo)準作為音頻及視頻的編碼壓縮方式，隨后對MPEG—2碼流進行打包形成TS流（transport stream），進行多個傳輸流復(fù)用，最后通過不同媒介進行傳輸。在DVB標(biāo)準的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實現(xiàn)方案，主要進行了如下幾項工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點，深入研究了DVB標(biāo)準中信道編碼部分的關(guān)鍵技術(shù)，并針對每個信道編碼模塊進行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點，重點對信道編碼中四個模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實現(xiàn)算法進行了比較詳細的分析，并闡述了每個模塊及QPSK調(diào)制的設(shè)計方案及實現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點，對編碼器進行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實現(xiàn)起來更為簡單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計以Altera公司的QuartusⅡ為開發(fā)平臺，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實現(xiàn)，通過Verilog HDL描述和時序仿真來驗證算法的可行性，并給出系統(tǒng)設(shè)計中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達到了DVB系統(tǒng)信道編碼設(shè)計的要求。
上傳時間： 2013-06-26
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FPGA作為新一代集成電路的出現(xiàn)，引起了數(shù)字電路設(shè)計的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設(shè)計公司開始使用FPGA進行系統(tǒng)開發(fā)，因此，PFAG的市場需求也越來越高，從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進，在如此良性循環(huán)下，不久的將來，F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場吸引力，因此，本文采用FPGA作為電路設(shè)計的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設(shè)計語言，到現(xiàn)在面向?qū)ο蟮腟ystem Verilog、SystemC設(shè)計語言，硬件設(shè)計語言開始向高級語言發(fā)展。作為一個軟件設(shè)計人員，會很容易接受面向?qū)ο蟮恼Z言。現(xiàn)在軟件的設(shè)計中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個問題，本文在第一章第二節(jié)詳細介紹了軟硬結(jié)合的開發(fā)優(yōu)勢。另外，在第一章中還介紹了知識產(chǎn)權(quán)核心（IP Core）的發(fā)展與前景，特別是IP Core中軟核的設(shè)計與開發(fā)，許多FGPA的開發(fā)公司開始爭奪軟核的開發(fā)市場。 @@ 數(shù)字電路設(shè)計中最長遇到的就是通信的問題，而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計中，由于需要高速的處理速度，因此其內(nèi)部都是用并行總線進行通信，但是由于集成電路資源的問題，不可能所有的外部設(shè)備都要用并行總線進行通信，因此其外部通信就需要進行串行傳輸。又因為需要連接的外部設(shè)備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個小型CPU的內(nèi)部構(gòu)造，以及這三個通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計開發(fā)中，由于集成電路本身的特殊性，其開發(fā)流程也相對的復(fù)雜。本文由于篇幅的問題，只對總的開發(fā)流程作了簡要的介紹，并且將其中最復(fù)雜但是又很重要的靜態(tài)時序分析進行了詳細的論述。在通信協(xié)議的開發(fā)中，需要注意接口的設(shè)計、時序的分析、驗證環(huán)境的搭建等，因此，本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計作為一個開發(fā)范例，從協(xié)議功能的研究到最后的驗證測試，將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實例的方式進行了詳細的論述。在SPI通信協(xié)議的開發(fā)中，不僅對協(xié)議進行了詳細的功能分析，而且對架構(gòu)中的每個模塊的設(shè)計都進行了詳細的論述。@@關(guān)鍵詞：FPGA；SPI；I2C；UART；靜態(tài)時序分析；驗證環(huán)境
上傳時間： 2013-04-24
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隨著我國國防現(xiàn)代化建設(shè)進程的不斷深化，MIL-STD-1553B標(biāo)準總線已經(jīng)廣泛應(yīng)用于各種軍事應(yīng)用領(lǐng)域。MIL-STD-1553B標(biāo)準總線是我國上世紀八十年代引進的一種現(xiàn)代化通訊總線，國內(nèi)稱為GJB289A-97。該總線技術(shù)以其高穩(wěn)定性和使用靈活等特點成為現(xiàn)代航空電子綜合系統(tǒng)所廣泛采用的通訊總線技術(shù)。 1553B總線接口模塊作為總線通訊的基本單元，其性能成為影響航電綜合系統(tǒng)整體性能的一個關(guān)鍵因素。目前國內(nèi)關(guān)于1553B總線通訊模塊的對外接口類型較多，而基于嵌入式處理芯片的接口設(shè)計并不多見。嵌入式設(shè)備具有體積小、重量輕、實時性強、功耗小、穩(wěn)定性好以及接口方便等優(yōu)點。 基于以上考慮，論文中提出了以DSP+FPGA為平臺實現(xiàn)MIL-STD-1553B總線的收發(fā)控制，通過收發(fā)控制器和變壓器實現(xiàn)MIL-STD-1553B總線的電氣連接。根據(jù)項目需求，設(shè)計分為硬件和軟件兩部分完成。在對MIL-STD-1553B總線協(xié)議進行詳細研究后提出了總體設(shè)計方案原理圖。再根據(jù)方案需求設(shè)計各功能模塊。使用硬件描述語言VHDL對各功能模塊進行邏輯和行為描述，最終實現(xiàn)在FPGA中，使其能夠完成1553B數(shù)據(jù)碼的接受、發(fā)送、轉(zhuǎn)換和與處理器的信息交換等功能。DSP部分采用的是TI公司的TMS320F2812，使用C語言進行軟件的編譯，使其實現(xiàn)總體控制和通訊的調(diào)度等功能。 該方案經(jīng)過實際參與1553B總線通訊系統(tǒng)驗證實驗，證明各項技術(shù)指標(biāo)均達到預(yù)定的目標(biāo)，可以投入實際應(yīng)用。
上傳時間： 2013-04-24
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虛擬儀器技術(shù)是以傳感器、信號測量與處理、微型計算機等技術(shù)為基礎(chǔ)而形成的一門綜合應(yīng)用技術(shù)。目前虛擬儀器大部分是基于PC機，利用PCI等總線技術(shù)傳輸數(shù)據(jù)，數(shù)據(jù)卡插拔不便，便攜性差。隨著嵌入式技術(shù)的飛速發(fā)展，嵌入式系統(tǒng)平臺已經(jīng)應(yīng)用到各個領(lǐng)域，而市場上的嵌入式虛擬儀器系統(tǒng)還相當(dāng)少，各種研究工作才剛剛起步，各種高性能的虛擬儀器和處理系統(tǒng)在現(xiàn)代工業(yè)控制和科學(xué)研究中已成為必不可少的部分。因此在我國開發(fā)具有較高性能、接口靈活、功能多樣化、低成本的虛擬儀器裝置勢在必行。 針對目前虛擬儀器系統(tǒng)發(fā)展趨勢和特點，采用FPGA技術(shù)，進行一種支持多種平臺的高速虛擬儀器系統(tǒng)的設(shè)計與研究，并針對高速虛擬儀器系統(tǒng)中的一些技術(shù)難點提出解決方案。首先進行了系統(tǒng)的總體設(shè)計，確定了采用FPGA作為系統(tǒng)的控制核心，并選取了Labview作為PC平臺應(yīng)用程序開發(fā)工具，利用USB2.0接口來進行數(shù)據(jù)傳輸；同時選取嵌入式處理器S3C2410以及WinCE作為嵌入式系統(tǒng)硬軟件平臺。隨后進行了各個具體模塊的設(shè)計，在硬件方面，分別設(shè)計了前端處理電路，ADC電路以及USB接口電路。在軟件方面，進行了FPGA控制程序的設(shè)計工作，實現(xiàn)了對各個模塊和接口電路的控制功能。在上層應(yīng)用程序的設(shè)計方面，設(shè)計了Labview應(yīng)用程序，實現(xiàn)了波形顯示和頻譜分析等儀器功能，人機界面良好。在嵌入式平臺上面，進行了WinCE下GPIO驅(qū)動程序設(shè)計，并在上層應(yīng)用程序中調(diào)用驅(qū)動來進行數(shù)據(jù)的讀取。為了解決高速ADC與數(shù)據(jù)緩存器的速度不匹配的問題，提出利用多體交叉式存儲器結(jié)構(gòu)的設(shè)計方案，并在FPGA內(nèi)對控制程序進行了設(shè)計，對其時序進行了仿真。 最后對系統(tǒng)進行了聯(lián)合調(diào)試工作，利用上層軟件對輸入波形進行采集。根據(jù)調(diào)試結(jié)果看，該系統(tǒng)對輸入信號進行了較好的采樣和存儲，還原了波形，達到了預(yù)期效果。課題研究并且對設(shè)計出一種支持多平臺的新型虛擬儀器系統(tǒng)，具有性能好、使用靈活，節(jié)省成本等特點，具有較高的研究價值和現(xiàn)實意義。
上傳時間： 2013-04-24
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工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學(xué)模型。應(yīng)用常規(guī)的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡(luò)具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學(xué)習(xí)記憶、自學(xué)習(xí)和自適應(yīng)能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結(jié)合，應(yīng)用到實際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應(yīng)能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡(luò)的研究主要是神經(jīng)網(wǎng)絡(luò)的理論研究、神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究和神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究，這三方面是相互依賴和相互促進的關(guān)系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術(shù)實現(xiàn)單神經(jīng)元PID智能控制器的研究與設(shè)計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。 首先，對單神經(jīng)元PID智能控制器的設(shè)計原理和設(shè)計算法進行了深入的研究與分析；其次，利用MATLAB設(shè)計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設(shè)計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結(jié)果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設(shè)計的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設(shè)計模塊主要包括權(quán)值修改模塊、誤差計算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在各個模塊的設(shè)計中進行了優(yōu)化處理，使本文的設(shè)計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。
上傳時間： 2013-04-24
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隨著數(shù)碼技術(shù)的不斷發(fā)展，數(shù)字圖像處理的應(yīng)用領(lǐng)域不斷擴大，其實時處理技術(shù)成為研究的熱點。VLSI技術(shù)的迅猛發(fā)展為數(shù)字圖像實時處理技術(shù)提供了硬件基礎(chǔ)。其中FPGA(現(xiàn)場可編程門陣列)的特點使其非常適用于進行一些基于像素級的圖像處理。 傳統(tǒng)的圖像顯示系統(tǒng)必須連接到PC才能觀察圖像視頻，存在著高速實時性、穩(wěn)定性問題。本設(shè)計脫離高清晰工業(yè)相機必須與PC連接才可以觀看到高清晰圖像的束縛，實現(xiàn)系統(tǒng)的小型化。針對130萬像素彩色1/2英寸鎂光CMOS圖像傳感器，提出用硬件實現(xiàn)Bayer格式到RGB格式轉(zhuǎn)換的設(shè)計方案，完成由黑白圖像到高清彩色圖像的轉(zhuǎn)換，用SDRAM作緩存，輸出標(biāo)準VGA信號，可直接連接VGA顯示器、投影儀等設(shè)備進行實時的視頻圖像觀看，與模擬相機740X576分辨率(480線)圖像相比，設(shè)計圖像畫質(zhì)相當(dāng)于1280X1024分辨率(750線)，最高幀率25fps，整個結(jié)構(gòu)應(yīng)用FPGA作為主控制器，用少量的緩存代替?zhèn)鹘y(tǒng)的大容量存儲，加快了運算速率，減小了電路規(guī)模，滿足圖像實時處理的要求，使展現(xiàn)出來的視頻圖像得到質(zhì)的飛躍。可以廣泛應(yīng)用于工業(yè)控制和遠程監(jiān)控等領(lǐng)域。 論文研究的重點是采用altera公司EP2C芯片前端驅(qū)動CMOS圖像傳感器，實時采集Bayer圖像象素，分析研究CFA圖像插值算法，實現(xiàn)了基于FPGA的實時線性插值算法，能夠?qū)斎胧敲肯袼?bit、分辨率為1280×1204的Bayer模式圖像數(shù)據(jù)進行實時重構(gòu)，輸出彩色RGB圖像。由端口FIFO作為數(shù)據(jù)緩沖，存儲一幀圖像到高速SDRAM，構(gòu)建VGA顯示控制器，實現(xiàn)對輸入是每像素24bit(RGB101010)、分辨率為640×480、幀頻25HZ彩色圖像進行實時顯示。 整個模塊結(jié)構(gòu)包括電源模塊單元等、CMOS成像單元、FPGA數(shù)據(jù)處理單元、SDRAM控制單元、VGA顯示接口單元。 最后，對系統(tǒng)進行了調(diào)試。經(jīng)實驗驗證，系統(tǒng)達到了實時性，能正確和可靠的工作。整個設(shè)計模塊能夠滿足高幀率和高清晰的實時圖像處理，占用系統(tǒng)資源很少，用較少的時間完成了圖像數(shù)據(jù)的轉(zhuǎn)換，提高了效率。
標(biāo)簽： FPGA 實時圖像采集 與處理系統(tǒng)
上傳時間： 2013-06-08
上傳用戶：zhengjian
數(shù)據(jù)采集是信號與信息系統(tǒng)中一個重要的組成部分，也是數(shù)字信號處理的關(guān)鍵環(huán)節(jié)。本論文主要介紹一種基于FPGA的數(shù)據(jù)采集系統(tǒng)，提出一種由高速A/D轉(zhuǎn)換芯片、高性能FPGA和PCI總線接口組成的數(shù)據(jù)采集系統(tǒng)方案及其的硬件電路實現(xiàn)方法。該系統(tǒng)利用AD器件對信號進行放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設(shè)計內(nèi)部模塊和時鐘信號來進行電路控制及實現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，最后通過PCI邏輯接口把暫存在FPGA的數(shù)據(jù)傳送到PC主機。FPGA作為采集系統(tǒng)的核心部件，完成了內(nèi)部數(shù)字電路設(shè)計，使系統(tǒng)具有很高的可適應(yīng)性、可擴展性和可調(diào)試性。 本論文從研究數(shù)據(jù)采集的理論出發(fā)，重點研究了A/D模數(shù)轉(zhuǎn)換、FPGA芯片設(shè)計及PCI總結(jié)接口設(shè)計，完成了系統(tǒng)的各級電路硬件設(shè)計，并通過系統(tǒng)仿真驗證了系統(tǒng)的可行性。
標(biāo)簽： FPGA 數(shù)據(jù)采集 系統(tǒng)研究
上傳時間： 2013-04-24
上傳用戶：小楊高1
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