DELPHI車輛管理系統(tǒng) 幾經修改，完善不少
上傳時間： 2017-09-14
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批處理感知器算法的代碼matlab w1=[1,0.1,1.1;1,6.8,7.1;1,-3.5,-4.1;1,2.0,2.7;1,4.1,2.8;1,3.1,5.0;1,-0.8,-1.3; 1,0.9,1.2;1,5.0,6.4;1,3.9,4.0]; w2=[1,7.1,4.2;1,-1.4,-4.3;1,4.5,0.0;1,6.3,1.6;1,4.2,1.9;1,1.4,-3.2;1,2.4,-4.0; 1,2.5,-6.1;1,8.4,3.7;1,4.1,-2.2]; w3=[1,-3.0,-2.9;1,0.5,8.7;1,2.9,2.1;1,-0.1,5.2;1,-4.0,2.2;1,-1.3,3.7;1,-3.4,6.2; 1,-4.1,3.4;1,-5.1,1.6;1,1.9,5.1]; figure; plot(w3(:,2),w3(:,3),'ro'); hold on; plot(w2(:,2),w2(:,3),'b+'); W=[w2;-w3];%增廣樣本規(guī)范化 a=[0,0,0]; k=0;%記錄步數(shù) n=1; y=zeros(size(W,2),1);%記錄錯分的樣本 while any(y<=0) k=k+1; y=a*transpose(W);%記錄錯分的樣本 a=a+sum(W(find(y<=0),:));%更新a if k >= 250 break end end if k<250 disp(['a為：',num2str(a)]) disp(['k為：',num2str(k)]) else disp(['在250步以內沒有收斂，終止']) end %判決面：x2=-a2*x1/a3-a1/a3 xmin=min(min(w1(:,2)),min(w2(:,2))); xmax=max(max(w1(:,2)),max(w2(:,2))); x=xmin-1:xmax+1;%(xmax-xmin): y=-a(2)*x/a(3)-a(1)/a(3); plot(x,y)
上傳時間： 2016-11-07
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W火電機組 儀控分冊
上傳時間： 2013-04-15
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局域網最常見十大錯誤及解決(一)
標簽： 局域
上傳時間： 2013-04-15
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現(xiàn)代機器人學 仿生系統(tǒng)的運動,感知與控制
上傳時間： 2013-07-29
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專輯類-機器人相關專輯-51冊-805M 現(xiàn)代機器人學-仿生系統(tǒng)的運動-感知與控制-475頁-8.5M-kkkk.pdf
上傳時間： 2013-04-24
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專輯類-機器人相關專輯-51冊-805M 現(xiàn)代機器人學-仿生系統(tǒng)的運動感知與控制-469頁-8.3M.pdf
上傳時間： 2013-04-24
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本文主要研究了認知無線電頻譜感知功能的關鍵技術以及硬件實現(xiàn)方法。首先，提出了認知無線電頻譜感知功能的硬件實現(xiàn)框圖，包括射頻前端部分和數(shù)字信號處理部分，接著簡單介紹了射頻前端電路的功能與特性，最后重點介紹了數(shù)字信號處理部分的FPGA實現(xiàn)與驗證過程。 數(shù)字處理部分主要實現(xiàn)寬帶信號的短時傅立葉分析，將中頻寬帶數(shù)字信號通過基于多相濾波器組的下變頻模塊，實現(xiàn)并行多通道的數(shù)字下變頻，然后對每個信道進行重疊加窗處理，最后再做快速傅立葉分析(FFT)，從而得到信號的時頻關系。整個系統(tǒng)主要包括：延時抽取模塊、多相濾波器模塊、32點開關式流水線FFT模塊、滑動窗緩沖區(qū)、256點流水線FFT模塊等。 本設計采用Verilog HDL硬件描述語言進行設計，基于Xilinx公司的Virtex-4XC4VSX35芯片。整個系統(tǒng)采用全同步設計，可穩(wěn)定工作于200MHz，其分析帶寬高達65MHz，具有很高的使用價值。
上傳時間： 2013-07-09
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本文主要研究了認知無線電頻譜感知功能的關鍵技術以及硬件實現(xiàn)方法。首先，提出了認知無線電頻譜感知功能的硬件實現(xiàn)框圖，包括射頻前端部分和數(shù)字信號處理部分，接著簡單介紹了射頻前端電路的功能與特性，最后重點介紹了數(shù)字信號處理部分的FPGA實現(xiàn)與驗證過程。 數(shù)字處理部分主要實現(xiàn)寬帶信號的短時傅立葉分析，將中頻寬帶數(shù)字信號通過基于多相濾波器組的下變頻模塊，實現(xiàn)并行多通道的數(shù)字下變頻，然后對每個信道進行重疊加窗處理，最后再做快速傅立葉分析(FFT)，從而得到信號的時頻關系。整個系統(tǒng)主要包括：延時抽取模塊、多相濾波器模塊、32點開關式流水線FFT模塊、滑動窗緩沖區(qū)、256點流水線FFT模塊等。 本設計采用Verilog HDL硬件描述語言進行設計，基于Xilinx公司的Virtex-4XC4VSX35芯片。整個系統(tǒng)采用全同步設計，可穩(wěn)定工作于200MHz，其分析帶寬高達65MHz，具有很高的使用價值。
上傳時間： 2013-06-13
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ID 型號廠家用途構造溝道v111(V) ixing(A) pdpch(W) waixing 1 2SJ11 東芝DC, LF A, JChop P 20 -10m 100m 4-2 2 2SJ12 東芝DC, LF A,J Chop P 20 -10m 100m 4-2 3 2SJ13 東芝DC, LF A, JChop P 20 -100m 600m 4-35 4 2SJ15 富士通DC, LF A J P 18 -10m 200m 4-1 5 2SJ16 富士通DC, LF A J P 18 -10m 200m 4-1 6 2SJ17 C-MIC J P 20 0.5m 10m 4-47 7 2SJ18 LF PA J(V) P 170 -5 63 4-45 8 2SJ19 NEC LF D J(V) P 140 -100m 800m 4-41 9 2SJ20 NEC LF PA J(V) P 100 -10 100 4-42 10 2SJ22 C-MIC J P 80 0.5m 50m 4-48 11 2SJ39 三菱LF A J P 50 -10m .15/CH 4-81 12 2SJ40 三菱LF A,A-SW J P 50 -10m 300m 4-151 13 2SJ43 松下LF A J P 50 20m 250m 4-80A 14 2SJ44 NEC LF LN A J P 40 -10m 400m 4-53A 15 2SJ45 NEC LF A J P 40 -10m 400m 4-53A 16 2SJ47 日立LF PA MOS P -100 -7 100 4-28A 17 2SJ48 日立LF PA, HS MPOSSW P -120 -7 100 4-28A 18 2SJ49 日立LF PA,HS PMSOWS P -140 -7 100 4-28A 19 2SJ49(H) 日立HS PSW MOS P -140 -7 100 4-28A 20 2SJ50 日立LF/HF PA,HMSO SPSW P -160 -7 100 4-28A 21 2SJ50(H) 日立HS PSW MOS P -160 -7 100 4-28A 22 2SJ51 日立LF LN A J P 40 -10m 800m 4-97A 23 2SJ55 日立LF/HF PA,HMSO SPSW P -180 -8 125 4-28A
上傳時間： 2013-10-10
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