本課題完成了基于FPGA的數據采集器以及IIC總線的模數轉換器部分、通訊部分的電路設計。其中FPGA采用Xilinx公司Spartan-Ⅱ系列的XC2S100芯片,在芯片中嵌入32位軟處理器MicroBlaze;ⅡC總線的模數轉換采用Microchip公司的MCP3221芯片,通訊部分則在FPGA片內用VHDL語言實現。通過上述設計實現了“準單片化”的模擬量和數字量的數據采集和處理。 所設計的數據采集器可以和結構類似的上位機通訊,本課題完成了在上位機中用VHDL語言實現的通信電路模塊。通過上述兩部分工作,將微處理器、數據存儲器、程序存儲器等數字邏輯電路均集成在同一個FPGA內部,形成一個可編程的片上系統。FPGA片外僅為模擬器件和開關量驅動芯片。FPGA內部的硬件電路采用VHDL語言編寫;MCU軟核工作所需要的程序采用C語言編寫。多臺數據采集器與服務器構成數據采集系統。服務器端軟件用VB開發,既可以將實時采集的數據以數字方式顯示,也可以用更加直觀的曲線方式顯示。 由于數據采集器是所有自控類系統所必需的電路模塊,所以一個通用的片上系統設計可以解決各類系統的應用問題,達到“設計復用”(DesignReuse)的目的。采用基于FPGA的SOPC設計的更加突出的優點是不必更換芯片就可以實現設計的改進和升級,同時也可以降低成本和提高可靠性。
上傳時間: 2013-07-12
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隨著國民經濟的飛速發展,傳統的電機已無法滿足當前工程的要求,其作用也由過去簡單的起停控制、提供動力上升到要求對其速度、位置、轉矩等進行精確的控制,并能實現快速加速、減速、反轉以及準確停止等,使被驅動的機械運動符合于集的要求。在集成電路、現代電子技術及控制理論飛速發展的今天,電機控制技術也得到了飛快的發展,電機控制器也由模擬分立元件構成的電路向數?;旌?、全數字方向發展。本論文主要研究了FPGA芯片在電機控制器中的應用。 論文首先對無刷直流電機系統進行了綜合性論述。對系統的組成、及系統中主要部分:如位置傳感器、逆變器和功率器件、供電直流電源進行了較詳細的說明;并且提出了與本研究相關的控制機理和實施方案。 其次,論文對FPGA芯片的特點及配置電路、以及以FPGA-FLEX10K10為核心的控制器電路的組成進行了較詳細的論述;同時對超高速集成電路硬件描述語言(VHDL)的特點和應用進行了研究;并提出了應用FPGA芯片對電機速度進行控制的系統構成及工作原理。 論文還對FPGA芯片與DSP芯片共同完成電機控制的方案進行了論述,利用ALTERA公司的FPGA芯片完成了電機控制器的設計、制造和調試,并在此基礎上分析研究了利用此控制器對無刷直流電機進行調速控制的方法;兩種控制器共同工作,組合方便、功能強大,適合在高精度、高效、寬變速控制的應用場合下,可對電機實現精度更高、策略更復雜的控制。 論文最后還對在具體產品中的應用效果及行了簡單分析。
上傳時間: 2013-08-04
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可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域,與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比,基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性,能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構,提高了FFT的運算速度。同時,流水線寄存器能夠寄存蝶形運算中的公共項,這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器,降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度,本文在深入研究各種乘法器算法的基礎上,為蝶形處理器設計了一個并行乘法器。在實現該乘法器時,本文采用改進的布斯算法,用以減少部分積的個數。同時,使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元,地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符,證明了本文所提出的算法的正確性。 另外,本文還對設計結果提出了進一步的改進方案,在乘法器內加入一級流水線寄存器,使FFT的速度能夠提高到當前速度的兩倍,這在實時性要求較高的場合具有極高的實用價值。
上傳時間: 2013-07-18
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甚短距離傳輸(VSR)是一種用于短距離(約300 m~600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.
上傳時間: 2013-07-14
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本文首先研究了常規的數據采集的方法,針對由單片機構成的數據采集系統數據處理能力弱的問題提出了基于現場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進行控制的遠程多路數據采集的解決方案。 本文利用VisualBasic編寫串口通信程序,通過串行端口向FPGA數據采集板發送數據采集的參數指令,FPGA數據采集板接受指令后進行現場數據采集,并通過串行通信將數據發送到PC機,在通信過程中完全遵守RS-232協議,具有較強的通用性和推廣價值。然后本文重點介紹了該采集系統的硬件設計原理和軟件設計框架,實現實時嵌入式微機數據采集系統的軟件和硬件設計方法,將部分軟件的功能改由硬件實現,從邏輯上大大簡化了嵌入式軟件的設計。
上傳時間: 2013-04-24
上傳用戶:yaohe123
本文首先研究了常規的數據采集的方法,針對由單片機構成的數據采集系統數據處理能力弱的問題提出了基于現場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進行控制的遠程多路數據采集的解決方案。 本文利用VisualBasic編寫串口通信程序,通過串行端口向FPGA數據采集板發送數據采集的參數指令,FPGA數據采集板接受指令后進行現場數據采集,并通過串行通信將數據發送到PC機,在通信過程中完全遵守RS-232協議,具有較強的通用性和推廣價值。然后本文重點介紹了該采集系統的硬件設計原理和軟件設計框架,實現實時嵌入式微機數據采集系統的軟件和硬件設計方法,將部分軟件的功能改由硬件實現,從邏輯上大大簡化了嵌入式軟件的設計。
上傳時間: 2013-05-30
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采用自動增益控制(AGC)技術實現的寬頻帶放大器在雷達系統及其他相關電子領域有著廣泛的應用?! ”疚脑敿氂懻摿嘶贔PGA和可編程增益放大器(PGA)實現的自動增益控制寬帶視頻放大器的設計及實現方法。首先給出了自動增益控制寬帶放大器取樣反饋、數字控制部分的多種實現方案,并根據實際應用情況及性能指標要求進行了方案論證。接著,分別介紹了模擬通道部分、數字取樣模塊、FPGA邏輯控制模塊及數模轉換模塊,包括它們的芯片選擇、實現方法和注意事項等。最后,對FPGA邏輯控制模塊進行了功能分解,并以XilinxISE和Modelsim為開發平臺完成了其子模塊的程序設計及相關階段的仿真?! ”疚膶崿F的電路板可對帶寬達40M的信號進行平穩的放大并輸出較平坦的信號波形。同時,該電路板具有自動增益及固定增益選擇能力。當選擇自動增益方式時,增益的改變通過增益同步脈沖觸發,觸發脈沖可由系統內部周期產生或外部提供。
上傳時間: 2013-06-05
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頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器,它廣泛應用于無線電、電視、雷達及通信等領域,為分析和改善電路的性能提供了便利的手段。而傳統的掃頻儀由多個模塊構成,電路復雜,體積龐大,而且在高頻測量中,大量的分立元件易受溫度變化和電磁干擾的影響。為此,本文提出了集成化設計的方法,針對可編程邏輯器件的特點,對硬件實現方法進行了探索。 本文對三大關鍵技術進行了深入研究: 第一,由掃頻信號發生器的設計出發,對直接數字頻率合成技術(DDS)進行了系統的理論研究,并改進了ROM壓縮方法,在提高壓縮比的同時,改進了DDS系統的雜散度,并且利用該方法實現了幅度和相位可調制的DDS系統-掃頻信號發生器。 第二,為了提高系統時鐘的工作頻率,對流水線算法進行了深入的研究,并針對累加器的特點,進行了一系列的改進,使系統能在100MHz的頻率下正常工作。 第三,從系統頻率特性測試的理論出發,研究如何在FPGA中提高多位數學運算的速度,從而提出了一種實現多位BCD碼除法運算的方法—高速串行BCD碼除法;隨后,又將流水線技術應用于該算法,對該方法進行改進,完成了基于流水線技術的BCD碼除法運算的設計,并用此方法實現了頻率特性的測試。 在研究以上理論方法的基礎上,以大規??删幊踢壿嬈骷﨓P1K100QC208和微處理器89C52為實現載體,提出了基于單片機和FPGA體系結構的集成化設計方案;以VerilogHDL為設計語言,實現了頻率特性測試儀主要部分的設計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務,而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中,充分體現了可編程邏輯器件的優勢。 本文首先對相關的概念理論進行了介紹,包括DDS原理、流水線技術等,進而提出了系統的總體設計方案,包括設計工具、語言和實現載體的選擇,而后,簡要介紹了微處理器電路和外圍電路,最后,較為詳細地闡述了兩個主要模塊的設計,并給出了實現方式。
上傳時間: 2013-06-08
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論文首先介紹了SRAM型FPGA的典型代表XC4000系列的結構和主要特性,并對XC4000系列器件的配置模式和配置順序做了簡單介紹。根據XC4000系列器件各組成模塊的功能和特點,可以將其分為可編程邏輯功能塊(CLB)、輸入輸出功能塊(IOB)、互連資源(IR)、可配置接口模塊(CIM)和進位邏輯(CLM)等五大部分組成。 對于這五個功能模塊,可以采用“分治法”分別考慮各個模塊的測試問題。論文隨后深入討論了各模塊的測試問題,由于RAM測試的特殊性,所以對函數發生器RAM模式的測試單獨進行了討論。
上傳時間: 2013-06-29
上傳用戶:牛津鞋
隨著移動終端、多媒體、Internet網絡、通信,圖像掃描技術的發展,以及人們對圖象分辨率,質量要求的不斷提高,用軟件壓縮難以達到實時性要求,而且會帶來因傳輸大量原始圖象數據帶來的帶寬要求,因此采用硬件實現圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換,量化后的處理環節,是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實現,具有廣闊的應用背景。本文以星載視頻圖像壓縮的硬件實現項目為背景,對熵編碼器和解碼器的硬件實現進行探討,給出了并行熵編碼和解碼器的實現方案。熵編解碼器中的難點是huffman編解碼器的實現。在設計并行huffman編碼方案時通過改善Huffman編碼器中變長碼流向定長碼流轉換時的控制邏輯,避免了因數據處理不及時造成數據丟失的可能性,從而保證了編碼的正確性。而在實現并行的huffman解碼器時,解碼算法充分利用了規則化碼書帶來的碼字的單調性,及在特定長度碼字集內碼字變化的連續性,將并行解碼由模式匹配轉換為算術運算,提高了存儲器的利用率、系統的解碼效率和速度。在實現并行huffman編碼的基礎上,結合針對DC子帶的預測編碼,針對直流子帶的游程編碼,能夠對圖像壓縮系統中經過DWT變換,量化,掃描后的數據進行正確的編碼。同時,在并行huffman解碼基礎上的熵解碼器也可以解碼出正確的數據提供給解碼系統的后續反量化模塊,進一步處理。在本文介紹的設計方案中,按照自頂向下的設計方法,對星載圖像壓縮系統中的熵編解碼器進行分析,進而進行邏輯功能分割及模塊劃分,然后分別實現各子模塊,并最終完成整個系統。在設計過程中,用高級硬件描述語言verilogHDL進行RTL級描述。利用了Altera公司的QuartusII開發平臺進行設計輸入、編譯、仿真,同時還采用modelsim仿真工具和symplicity的綜合工具,驗證了設計的正確性。通過系統波形仿真和下板驗證熵編碼器最高頻率可以達到127M,在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M,吞吐量可達到2500Mbps,也能滿足性能要求。仿真驗證的結果表明:設計能夠滿足性能要求,并具有一定的使用價值。
上傳時間: 2013-05-19
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