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  • 帶碼率控制的近無損圖像壓縮

    數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多,一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失,在滿足實際應(yīng)用的條件下能夠取得較高的壓縮比;無損壓縮不允許信息丟失,但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域,對于圖像的壓縮比和失真度都有著較高要求,因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷,允許一定的失真,能夠獲得高保真還原圖像的同時,得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn),算法復(fù)雜度低,壓縮性能優(yōu)越,但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上,針對具體應(yīng)用背景,提出了一種基于塊的近無損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析,對不同特性的區(qū)域容忍不同的信息丟失程度,實現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求,我們以FPGA為平臺,采用Verilog HDL語言對改進(jìn)算法進(jìn)行了硬件實現(xiàn)。 實驗結(jié)果證明,這種基于塊的具有碼率控制的近無損圖像壓縮算法,在實現(xiàn)較為精確的碼率控制的同時,能夠獲得較高的還原圖像質(zhì)量,而且硬件實現(xiàn)復(fù)雜度低,能夠滿足對圖像的實時壓縮要求。

    標(biāo)簽: 碼率控制 圖像壓縮

    上傳時間: 2013-06-18

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  • 基于DSPFPGA的H264AVC實時編碼器

    H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn),采用了近幾年視頻編碼方面的先進(jìn)技術(shù),以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 本文以實現(xiàn)D1格式的H.264/AVC實時編碼器為目標(biāo),作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計,軟硬件劃分以及部分模塊的硬件算法設(shè)計與實現(xiàn)。通過對H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評估,算法特點的分析,同時考慮到編碼器系統(tǒng)的可伸縮性,可擴展性,本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器,而FPGA作為協(xié)處理器,針對編碼器中最復(fù)雜耗時的模塊一運動估計模塊,設(shè)計相應(yīng)的硬件加速引擎,以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運動補償混合編碼方案,其中一個主要的不同在于幀間預(yù)測采用了可變塊尺寸的運動估計,同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用,以及更加精確的亞像素位置的預(yù)測,可以改善運動補償精度,提高圖像質(zhì)量和編碼效率,但同時也大大增加了編碼器的復(fù)雜度,因此需要設(shè)計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設(shè)計與實現(xiàn),包括整像素搜索,像素插值,亞像素(1/2,1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計中,將多處理器技術(shù)和流水線技術(shù)相結(jié)合,提供高性能的并行計算能力,同時,采用合理的存儲器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量,滿足運算的帶寬要求,并使編碼器具有較好的可伸縮性。最后,在Modelsim環(huán)境下建立測試平臺,完成了對整個設(shè)計的RTL級的仿真驗證,并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化,從而使工作頻率最終達(dá)到134MHz,分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實時性要求。

    標(biāo)簽: DSPFPGA H264 264 AVC

    上傳時間: 2013-07-24

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  • 基于DVD應(yīng)用的RS編譯碼器的研究

    糾錯碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發(fā)錯誤,在深空通信、移動通信、磁盤陣列、光存儲及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛,在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC:Reed-Solomon ProductCode)進(jìn)行糾錯,RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時修改設(shè)計等不可替代的優(yōu)點,在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計的靈活性,可靠性,同時提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點使其得到越來越廣泛的應(yīng)用,F(xiàn)PGA設(shè)計技術(shù)也被越來越多的設(shè)計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法,提出RS編碼器實現(xiàn)方案,詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實現(xiàn),針對ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯RS譯碼器實現(xiàn)方案,在譯碼器復(fù)雜度和延時上作了折衷,降低了譯碼器的復(fù)雜度并提高了最高工作頻率,利用有限域乘法器的特性對編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率,節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計并成功實現(xiàn)了RS(208,192)編譯碼器。

    標(biāo)簽: DVD RS編譯碼

    上傳時間: 2013-07-20

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  • 基于DSP和FPGA的數(shù)字化開關(guān)電源

    文章開篇提出了開發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低,對不同的客戶要求來“量身定做”不同的產(chǎn)品,同時幾乎沒有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天,這種傳統(tǒng)的模擬開關(guān)電源已經(jīng)很難跟上時代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化,開關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化,使開關(guān)電源的控制部分的智能化、零件的共通化、電源的動作狀態(tài)的遠(yuǎn)距離監(jiān)測成為了可能,同時由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對不同客戶的需求,這就降低了開發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號處理新技術(shù),數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天,最后一個沒有數(shù)字化的堡壘就是電源領(lǐng)域。近年來,數(shù)字電源的研究勢頭與日俱增,成果也越來越多。雖然目前中國制造的開關(guān)電源占了世界市場的80%以上,但都是傳統(tǒng)的比較低端的模擬電源。高端市場上幾乎沒有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上,提出了一種新的數(shù)字化調(diào)節(jié)器方案,即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計,并通過測試取得了預(yù)期結(jié)果。測試證明該方案能夠適合本行業(yè)時代發(fā)展的步伐,使系統(tǒng)電路更簡單,精度更高,通用性更強。同時該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國內(nèi)外開關(guān)電源發(fā)展的現(xiàn)狀,以及研究數(shù)字化開關(guān)電源的意義。然后提出了數(shù)字化開關(guān)電源的總體設(shè)計框圖和實現(xiàn)方案,并與傳統(tǒng)的開關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計方案是采用DSP技術(shù)和FPGA技術(shù)來做數(shù)字化PID調(diào)節(jié),通過數(shù)字化PID算法產(chǎn)生PWM波來控制斬波器,控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器,使電路更簡單,精度更高,通用性更強。傳統(tǒng)的模擬開關(guān)電源是將電流電壓反饋信號做PID調(diào)節(jié)后--分立元器件構(gòu)成,采用專用脈寬調(diào)制芯片實現(xiàn)PWM控制。電流反饋信號來自主回路的電流取樣,電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端,用來實現(xiàn)閉環(huán)控制。同時用來保證系統(tǒng)的穩(wěn)定性及實現(xiàn)系統(tǒng)的過流過壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號則由單片機或電位器提供。再次,文章對各個模塊從理論和實際的上都做了仔細(xì)的分析和設(shè)計,并給出了具體的電路圖,同時寫出了軟件流程圖以及設(shè)計中應(yīng)該注意的地方。整個系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運算、環(huán)境開關(guān)量檢測、環(huán)境開關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負(fù)載電壓信號采集、負(fù)載電流信號采集、以及對信號的一階數(shù)字低通濾波。由于整個系統(tǒng)是閉環(huán)控制系統(tǒng),要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來控制ADC,這樣就避免了高速采樣占用系統(tǒng)資源的問題,減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號做PID調(diào)節(jié),從而產(chǎn)生PWM波來控制逆變橋的開關(guān)速率,從而達(dá)到閉環(huán)控制的目的。 最后,對數(shù)字化開關(guān)電源和模擬開關(guān)電源做了對比測試,得出了預(yù)期結(jié)論。同時也提出了一些需要改進(jìn)的地方,認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因為使用許多零件而需要很大空間,這些零件的參數(shù)值還會隨著使用時間、溫度和其它環(huán)境條件的改變而變動并對系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反,同時數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時間以及減少開發(fā)成本與風(fēng)險。在當(dāng)前對產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下,數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來基本上達(dá)到了設(shè)計要求。能夠滿足較高精度的設(shè)計要求。但對于高精度數(shù)字化電源,系統(tǒng)還有值得改進(jìn)的地方,比如改進(jìn)主控器,提高參考電壓的精度,提高采樣器件的精度等,都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測控等技術(shù)領(lǐng)域,將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機地結(jié)合了起來。本系統(tǒng)的設(shè)計方案不僅可以用在電源控制器上,只要是相關(guān)的領(lǐng)域都可以采用。

    標(biāo)簽: FPGA DSP 數(shù)字化 開關(guān)電源

    上傳時間: 2013-06-21

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  • 基于FFT的GPS信號并行捕獲的研究

    本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實現(xiàn)。相比于其它的捕獲方案,該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統(tǒng)的基本原理,介紹了GPS系統(tǒng)的組成,詳細(xì)闡述了GPS信號的特點,并根據(jù)GPS信號的組成特點介紹了接收機的體系結(jié)構(gòu)。其次,通過對GPS接收機信號捕獲方案的深入研究,確定了捕獲速度快且實現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案,并對該方案提出了幾點改進(jìn)的措施,根據(jù)前面的分析,提出了系統(tǒng)的實現(xiàn)方案,利用MATLAB對該系統(tǒng)進(jìn)行仿真,仿真的結(jié)果充分的驗證了方案的可行性。接著,對于捕獲環(huán)節(jié)中的核心部分—FFT處理器,設(shè)計中沒有采用ALTERA提供的IP核,獨立設(shè)計實現(xiàn)了基于FPGA的FFT處理器,并通過對一組數(shù)據(jù)在MATLAB中運算得到結(jié)果和FPGA輸出結(jié)果相對比,可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現(xiàn),通過捕獲的FPGA時序仿真波形,證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號。最后,對全文整個研究工作進(jìn)行總結(jié),并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機的研究,但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機相近,因此該課題的研究對我國衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動作用。

    標(biāo)簽: FFT GPS 信號 并行

    上傳時間: 2013-05-29

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  • CCD掃描缺陷檢測實時數(shù)據(jù)處理技術(shù)

    在諸多行業(yè)的材料及材料制成品中,表面缺陷是影響產(chǎn)品質(zhì)量的重要因素之一。研究具有顯微圖像實時記錄、處理和顯示功能的材料表面缺陷檢測技術(shù),對材料的分選和材料質(zhì)量的檢查及評價具有重要的意義。 本文以聚合物薄膜材料為被測對象,研究了適用于材料表面缺陷檢測的基于現(xiàn)場可編程門陣列(FPGA)的缺陷數(shù)據(jù)實時處理技術(shù),可實時提供缺陷顯微圖像信息,完成了對現(xiàn)有材料缺陷檢測裝置的數(shù)字化改造與性能擴展。本文利用FPGA并行結(jié)構(gòu)、運算速度快的特點實現(xiàn)了材料缺陷的實時檢測。搭建了以FPGA為核心的缺陷數(shù)據(jù)處理系統(tǒng)的硬件電路;重點針對聚合物薄膜材料缺陷信號的數(shù)據(jù)特征,設(shè)計了基于FPGA的缺陷圖像預(yù)處理方案:首先對通過CCD獲得的聚合物薄膜材料的缺陷信號進(jìn)行處理,利用動態(tài)閾值定位缺陷區(qū)域,將高于閾值的數(shù)據(jù)即圖像背景信息舍棄,保留低于閾值的數(shù)據(jù),即完整保留缺陷顯微圖像的有用信息;然后按照預(yù)先設(shè)計的封裝格式封裝缺陷數(shù)據(jù);最后通過USB2.0接口將封裝數(shù)據(jù)傳輸至上位機進(jìn)行缺陷顯微圖像重建。此方案大大減少了上傳數(shù)據(jù)量,緩解了上位機的壓力,提高了整個缺陷檢測裝置的檢測速度。本文對標(biāo)準(zhǔn)模板和聚合物薄膜材料進(jìn)行了實驗驗證。實驗結(jié)果表明,應(yīng)用了基于FPGA的缺陷數(shù)據(jù)實時處理技術(shù)的CCD掃描缺陷檢測裝置可對70μm~1000μm范圍內(nèi)的缺陷進(jìn)行有效檢測,實時重建的缺陷顯微圖像與實際缺陷在形狀和灰度上都有很好的一致性。

    標(biāo)簽: CCD 缺陷檢測 實時數(shù)據(jù) 處理技術(shù)

    上傳時間: 2013-05-19

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  • 基于FPGA的64位CPU驗證平臺的建立

    現(xiàn)代IC設(shè)計中,隨著設(shè)計規(guī)模的擴大和復(fù)雜度的增長,驗證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計中,很難用單一的驗證方法來對復(fù)雜芯片進(jìn)行有效的驗證,為了將設(shè)計錯誤減少到可接受的最小量,需要將一系列的驗證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計過程中,使用了多種驗證技術(shù)和方法,并將FPGA驗證作為ASIC驗證的重要補充,加強了設(shè)計正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu),結(jié)合選用的Xilinx的Virtex

    標(biāo)簽: FPGA CPU

    上傳時間: 2013-04-24

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  • 圖像壓縮和AES加密算法的實現(xiàn)

    本文對基于FPGA的CCSDS圖像壓縮和AES加密算法的實現(xiàn)進(jìn)行了研究。主要完成的工作有: (1)深入研究CCSDS圖像壓縮算法,并根據(jù)其編碼方案,設(shè)計并實現(xiàn)了相應(yīng)的編解碼器。從算法性能和硬件實現(xiàn)復(fù)雜度兩個方面,將該算法與具有類似算法結(jié)構(gòu)的JPEG2000和SPIHT圖像壓縮算法作比較分析; (2)利用硬件描述語言VerilogHDL實現(xiàn)CCSDS圖像壓縮算法和AES加密算法; (3)優(yōu)化算法復(fù)雜度較大的功能模塊,如小波變換模塊等。使用雙端口內(nèi)存模塊增加數(shù)據(jù)讀寫速度,利用DSP塊處理核心運算單元,從而很大程度上提高了模塊的運行速度,并降低了芯片的使用面積; (4)設(shè)計并實現(xiàn)系統(tǒng)的模塊級流水線,在幾乎不增加占用芯片面積的情況下,提高了系統(tǒng)的數(shù)據(jù)吞吐量; (5)在QuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進(jìn)行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗證。在硬件系統(tǒng)測試階段,設(shè)計并實現(xiàn)FPGA與PC機的串口通信模塊,提高了系統(tǒng)驗證的工作效率。

    標(biāo)簽: AES 圖像壓縮 加密算法

    上傳時間: 2013-05-19

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  • 基于FPGA的DDS信號源的設(shè)計

    頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域,目前,常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法,是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究,DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表,然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括以下三個部分:相位累加器可以時鐘的控制下完成相位的累加;相位一幅度碼轉(zhuǎn)換電路一般由ROM實現(xiàn);D/A轉(zhuǎn)換電路,將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快,在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實現(xiàn)一個DDS系統(tǒng),該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實現(xiàn)的,使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展,闡述了基于FPGA實現(xiàn)DDS技術(shù)的意義;然后介紹了DDS的基本理論;接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點、開發(fā)流程、使用工具等;隨后介紹了利用FPGA實現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點介紹DDS技術(shù)在FPGA中的實現(xiàn)方法,給出了部分VHDL源程序。采用該方法設(shè)計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片,具有高性能、高性價比,電路結(jié)構(gòu)簡單等特點;接著對輸出信號頻譜進(jìn)行了分析,特別是對信號的相位截斷誤差和幅度量化誤差進(jìn)行了詳細(xì)的討論,由此得出了改善系統(tǒng)性能的幾種方法;最后給出硬件實物照片和測試結(jié)果,并對此作了一定的分析。

    標(biāo)簽: FPGA DDS 信號源

    上傳時間: 2013-04-24

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  • 基于FPGA的DMBT信道調(diào)制的設(shè)計研究

    隨著科技的發(fā)展和社會的進(jìn)步,數(shù)字電視已逐漸成為現(xiàn)代電視的主流。利用今年是奧運年的契機,研究和推廣數(shù)字電視廣播具有重大的意義。2006年8月底我國出臺的數(shù)字多媒體/電視廣播(DMB-T)標(biāo)準(zhǔn),確立了中國自己的技術(shù)標(biāo)準(zhǔn)。以此來發(fā)展擁有自主知識產(chǎn)權(quán)的數(shù)字電視事業(yè),不僅可以滿足廣大人民群眾日益增長的物質(zhì)、文化要求,還可以帶動相關(guān)產(chǎn)業(yè)快速發(fā)展。 本課題在深入研究DMB-T國家標(biāo)準(zhǔn)的基礎(chǔ)上,首先對系統(tǒng)的調(diào)制系統(tǒng)進(jìn)行了設(shè)計規(guī)劃,然后對信道調(diào)制的星座映射、系統(tǒng)信息插入、幀體數(shù)據(jù)處理、PN序列插入的幀形成模塊和成形濾波模塊進(jìn)行了設(shè)計和仿真,并驗證了其正確性。 3780個子載波的時域同步正交多載波技術(shù)(TDS-OFDM)是DMB-T調(diào)制系統(tǒng)的關(guān)鍵技術(shù)之一。由于載波數(shù)不是2的整數(shù)次冪,考慮到實現(xiàn)的有效性,不能采用現(xiàn)已成熟的基-2或基-4的快速傅立葉變換(FFT)算法。針對調(diào)制系統(tǒng)中特有的3780點IFFT,課題深入分析和比較了Cooley-Tukey、Winograd和素因子三種離散快速傅立葉變換算法的特點和性能,綜合利用了三種算法優(yōu)勢,考慮了算法的復(fù)雜度、運算的速度、資源的消耗,設(shè)計出一種新的算法,進(jìn)行了Matlab驗證和基于FPGA(現(xiàn)場可編程門陣列)的仿真。分析表明,該算法所需的加法、乘法次數(shù)已很逼近4096點FFT算法。 DMB-T發(fā)射端的基帶成形濾波采用了平方根升余弦滾降濾波,由于其0.05的滾降系數(shù)在實現(xiàn)中比較苛刻,所以是設(shè)計的難點之一。本課題利用Matlab工具采用了等紋波最優(yōu)濾波的方法設(shè)計了169階數(shù)字濾波器,其阻帶衰減達(dá)到了46.9dB,完全符合標(biāo)準(zhǔn)的要求;利用四倍插值的方法實現(xiàn)了I、Q合路的該濾波器的FPGA設(shè)計,并進(jìn)行了設(shè)計優(yōu)化,顯著降低了濾波器的運算量,大大節(jié)約了實現(xiàn)該濾波器所需的乘法器資源。

    標(biāo)簽: FPGA DMBT 信道 調(diào)制

    上傳時間: 2013-06-28

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