基于N溝道MOS管H橋驅動電路設計與制作
上傳時間： 2014-08-01
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電路連接 由于數碼管品種多樣，還有共陰共陽的，下面我們使用一個數碼管段碼生成器（在文章結尾） 去解決不同數碼管的問題： 本例作者利用手頭現有的一位不知品牌的共陽數碼管：型號D5611 A/B，在Eagle 找了一個 類似的型號SA56-11，引腳功能一樣可以直接代換。所以下面電路圖使用SA56-11 做引腳說明。 注意： 1. 將數碼管的a~g 段，分別接到Arduino 的D0~D6 上面。如果你手上的數碼管未知的話，可以通過通電測量它哪個引腳對應哪個字段，然后找出a~g 即可。 2. 分清共陰還是共陽。共陰的話，接220Ω電阻到電源負極；共陽的話，接220Ω電阻到電源+5v。 3. 220Ω電阻視數碼管實際工作亮度與手頭現有原件而定，不一定需要準確。 4. 按下按鈕即停。 源代碼 由于我是按照段碼生成器默認接法接的，所以不用修改段碼生成器了，直接在段碼生成器選擇共陽極，再按“自動”生成數組就搞定。 下面是源代碼，由于偷懶不用寫循環，使用了部分AVR 語句。 PORTD 這個是AVR 的端口輸出控制語句，8 位對應D7~D0，PORTD=00001001 就是D3 和D0 是高電平。 PORTD = a;就是找出相應的段碼輸出到D7~D0。 DDRD 這個是AVR 語句中控制引腳作為輸出/輸入的語句。DDRD = 0xFF;就是D0~D7 全部 作為輸出腳了。 ARDUINO CODECOPY /* Arduino 單數碼管骰子 Ansifa 2011-12-28 */ //定義段碼表，表中十個元素由LED 段碼生成器生成，選擇了共陽極。 inta[10] = {0xC0, 0xF9, 0xA4, 0xB0, 0x99, 0x92, 0x82, 0xF8, 0x80, 0x90}; voidsetup() { DDRD = 0xFF; //AVR 定義PortD 的低七位全部用作輸出使用。即0xFF=B11111111對 應D7~D0 pinMode(12, INPUT); //D12用來做骰子暫停的開關 } voidloop() { for(int i = 0; i < 10; i++) { //將段碼輸出PortD 的低7位，即Arduino 的引腳D0~D6，這樣需要取出PORTD 最高位，即 D7的狀態，與段碼相加，之后再輸出。 PORTD = a[i]; delay(50); //延時50ms while(digitalRead(12)) {} //如果D12引腳高電平，則在此死循環,暫停LED 跑 動 } }
上傳時間： 2013-10-15
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本程序用C語言實現了集成神經網絡解決廣義異或問題。用神經網絡集成方法做成表決網,可克服初始權值的影響,對神經網絡分類器來說:假設有N個獨立的子網,采用絕對多數投票法,再假設每個子網以1-p的概率給出正確結果,且網絡之間的錯誤不相關,則表決系統發生錯誤的概率為 Perr = ( ) pk(1-p)N-k 當p<1/2時 Perr 隨N增大而單調遞減. 在工程化設計中,先設計并訓練數目較多的子網,然后從中選取少量最佳子網形成表決系統,可以達到任意高的泛化能力。
上傳時間： 2015-05-03
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使用FPGA控制數碼管,在數碼管上動態的顯示數字,很使用,可以直接作為其他模塊的子模塊,直接調用
上傳時間： 2014-01-25
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范德蒙行列式求解方法,VANDER(X[],W[],Q[],N),在子過程Vander中實現。
上傳時間： 2015-08-29
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1.功能 用高斯方法計算n重積分(C語言) 2.參數說明 int n : 積分重數 int js[n] : js[k]表示第k層積分區間所劃分的子區間 void (*ss)() : 指向計算各層積分上、下限的函數名(用戶自編) double (*f)() : 指向計算被積函數值的函數名(用戶自編) double gaus() : 函數返回積分值 3.文件說明 gaus.c為函數程序 gaus0.c為主函數程序
上傳時間： 2014-01-05
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為了下載只好把 無聊的十進位轉二進位上傳
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上傳時間： 2013-12-25
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時間復雜度為O(nlogn)的最長單調遞增子序列問題的計算程序。不是動態規劃算法。在一分鐘之內可以計算n=10^6個元素的遞增子序列。
上傳時間： 2014-03-10
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基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現了《電子線路設計• 測試• 實驗》課程中多功能數字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數字形式顯示時、分、秒的時間，小時計數器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設置年月日），秒表（包括開始、暫停和清零）。
標簽： Cyclone Verilog Altera 144C
上傳時間： 2015-09-27
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排列問題 M個1,N個0的排列(高效率版) 排列數為:c(m+n,n) 對n個0,m個1,我的想法是這樣的: 每個排列可以分三段: 全0列,全1列, 子問題列 設各段長:r,s,t .子問題列就是 (n,m) = (n-r,m-s),其中0<=r<=n,s=1
上傳時間： 2015-11-11
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