MATLLABE編程,STPHEN J.CHAPMAN著,MATLLABE中文站首發(fā),
標(biāo)簽： MATLLABE CHAPMAN STPHEN 編程
上傳時(shí)間： 2013-12-18
上傳用戶：上善若水
機(jī)率神經(jīng)網(wǎng)路分類器之高階合成。對(duì)研究概率神經(jīng)網(wǎng)絡(luò)很有幫助的。質(zhì)量很高的論文
標(biāo)簽： 分 合成 概率神經(jīng)網(wǎng)絡(luò) 質(zhì)量
上傳時(shí)間： 2016-04-07
上傳用戶：jcljkh
這是一個(gè)c語(yǔ)言解二維方程式,由電腦自動(dòng)求解數(shù)學(xué),對(duì)初學(xué)者而言相當(dāng)容易些改理解.
標(biāo)簽： 方程
上傳時(shí)間： 2013-12-27
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OPNET的介紹電子書(shū)，包含模組的創(chuàng)見(jiàn)和連結(jié)、網(wǎng)路協(xié)定的設(shè)計(jì)等介紹
標(biāo)簽： OPNET
上傳時(shí)間： 2014-01-08
tiny tcpip on 8051 可以利用在單片機(jī) 各種相關(guān)應(yīng)用
標(biāo)簽： tcpip tiny 8051 on
上傳時(shí)間： 2016-04-16
上傳用戶：liuchee
是一個(gè)用verilog寫(xiě)成的加法器電路,可把七個(gè)元件加起來(lái)
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
圖形話介面顯示設(shè)計(jì), 主要透過(guò)Embedded Visual C
標(biāo)簽： Embedded Visual
上傳時(shí)間： 2016-04-25
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J.Bloch(AddisonWesley2005)Java解惑，關(guān)于java學(xué)習(xí)中的一些問(wèn)題
標(biāo)簽： AddisonWesley Bloch 2005 Java
上傳時(shí)間： 2016-05-02
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這是一個(gè)Verilog的電梯控制程序碼,控制樓層為1~4樓,關(guān)開(kāi)門(mén)...等
標(biāo)簽： Verilog 控制 程序
上傳時(shí)間： 2016-05-04
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使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫(xiě)的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門(mén)學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
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