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頻率計數(shù)器

基于FPGA的視頻編碼器設計

ISO和ITU-T制定的一系列視頻編碼國際標準的推出，開創(chuàng)了視頻通信和存儲應用的新紀元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個共同的不斷追求的目標，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質量。本課題的研究建立在目前主流的壓縮算法的基礎上，綜合出各種標準中實現(xiàn)途徑的共性和優(yōu)勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統(tǒng)配置靈活、資源豐富的特點，建立一個可重構的內核處理模塊。進一步的完善算法(運算速度、精度)和外圍系統(tǒng)后，就可作為專用視頻壓縮編碼器進行門級電路設計的原型，構建一個片上可編程的獨立系統(tǒng)。編碼器設計有良好的應用前景，通過使用離散余弦變換和熵編碼，對運動圖像從空間上進行壓縮編碼，使得編碼后的數(shù)據(jù)流適合于傳輸、通信、存儲和編輯等方面的要求。同時，系統(tǒng)的設計將解碼的工作量大幅度降低，功能模塊在作適當?shù)母膭雍罂蔀榻獯a器的參考設計使用。研究所涉及的各功能模塊都進行了系統(tǒng)性的仿真和綜合，滿足工程樣機的前期研發(fā)需要。

標簽： FPGA 視頻編碼器

上傳時間： 2013-04-24

上傳用戶：xiangwuy
（2，1，9）軟判決Viterbi譯碼器的設計與FPGA實現(xiàn)

卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素，在此基礎上設計了采用“串-并”結合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結合的運算方式，和全并行的設計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺，采用Modelsim仿真器對設計進行了功能仿真，結果完全正確。同時提出了一種在被測設計內部插入監(jiān)視器的調試方法，巧妙地利用了Matlab算法仿真程序的輸出結果，提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。本文對譯碼器的綜合結果和Altera設計的Viterbi譯碼器IP核進行了性能比較，比較結果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。

標簽： Viterbi FPGA 軟判決譯碼器

上傳時間： 2013-07-23

上傳用戶：葉山豪
卷積碼在CDMA2000中的應用及其譯碼器FPGA實現(xiàn)

數(shù)字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現(xiàn)最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內的信道編碼的標準方案。本文研究了CDMA2000業(yè)務通道中的幀結構，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創(chuàng)新之處：(1)采用通用碼表結構，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數(shù)器、定時器等器件實現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結合流水線結構思想，利用四個ACS模塊并行運行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結構進行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結果在APEXEP20K30E芯片上進行了硬件實現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統(tǒng)時鐘下，內部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結構具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統(tǒng)。

標簽： CDMA 2000 FPGA 卷積碼

上傳時間： 2013-06-24

上傳用戶：lingduhanya
基于FPGA采用PCM通信實現(xiàn)多路數(shù)據(jù)采集器的研制

本文研制的數(shù)據(jù)采集器，用于采集導彈過載模擬試車臺的各種參數(shù),來評價導彈在飛行過程中的性能，由于試車臺是高速旋轉體，其工作環(huán)境惡劣，受電磁干擾大，而且設備要求高，如果遇到設備故障或設備事故，其損失相當巨大，保證設備的安全性和可靠性較為困難。本文在分析數(shù)字通信技術的基礎上，選用了基于現(xiàn)場可編程邏輯陣列(FPGA)采用脈沖編碼調制(PCM)通信實現(xiàn)多路數(shù)據(jù)采集器的設計，其優(yōu)點是FPGA技術在數(shù)據(jù)采集器中可以進行模塊化設計，增加了系統(tǒng)的抗干擾性、靈活性和適應性，并且可以將整個PCM通信系統(tǒng)設計成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測路數(shù)、幀結構、碼速率、標度等均可改變以適應任何場合。并且采用合理的糾錯和加密編碼能夠實現(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。通過對PCM通信的特點研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個模塊的具體建模與設計，系統(tǒng)采用的是FPGA技術來實現(xiàn)數(shù)據(jù)采集和信號處理，采用VHDL實現(xiàn)了數(shù)字復接器和分接器、編解碼器、調制與解調模塊的建模與設計。采用基于NiosII實現(xiàn)串口通訊，構建了實時性和準確性通信網(wǎng)絡，實現(xiàn)了數(shù)據(jù)的采集。測試數(shù)據(jù)和數(shù)據(jù)采集的實驗結果證明，采用FPGA技術實現(xiàn)PCM信號的編碼、傳輸、解碼，能夠有較強的抗干擾性、抗噪聲性能好、差錯可控、易加密、易與現(xiàn)代技術結合，并且誤碼率較低，要遠遠優(yōu)于傳統(tǒng)的方法。

標簽： FPGA PCM 通信實現(xiàn) 多路

上傳時間： 2013-04-24

上傳用戶：com1com2
LDPC碼編碼器FPGA實現(xiàn)研究

LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數(shù)據(jù)傳輸速率的關鍵技術。LDPC碼應用于實際通信系統(tǒng)是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現(xiàn)的前提下，結合連續(xù)相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現(xiàn)。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現(xiàn)的一個障礙；論文針對實際系統(tǒng)的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環(huán)編碼器和二階準循環(huán)編碼器。對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據(jù)時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環(huán)編碼器作為硬件實現(xiàn)的編碼方案。最后，在FPGA中硬件實現(xiàn)了串行準循環(huán)編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現(xiàn)性。

標簽： LDPC FPGA 編碼器實現(xiàn)研究

上傳時間： 2013-08-02

上傳用戶：林魚2016
高效的CABAC解碼器設計及FPGA實現(xiàn)

H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯(lián)合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實現(xiàn)的復雜性為代價的。在已有的硬件實現(xiàn)方法上，CABAC的解碼效率并不高。論文在深入研究CABAC解碼算法及其實現(xiàn)流程，并在仔細分析了H.264/AVC碼流結構的基礎上，總結出了影響CABAC解碼效率的各個環(huán)節(jié)，并以此為出發(fā)點，對CABAC解碼所需中的各個功能模塊進行了優(yōu)化設計，設計出一種新的CABAC解碼器結構，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據(jù)CABAC的碼流結構特性，采用4個子解碼器級聯(lián)的方式來進一步提高解碼速率。最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結果顯示，該CABAC解碼器結構顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。

標簽： CABAC FPGA 解碼器

上傳時間： 2013-07-03

上傳用戶：huazi
低速率語音聲碼器的研究與實現(xiàn)

數(shù)字語音通信是當前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統(tǒng)非常易于修改、測試及硬件升級。本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發(fā)展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進行功能仿真，為了便于仿真，系統(tǒng)中沒有設計的模塊在Simulink中用數(shù)學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質量基本良好。

標簽： 低速語音聲碼器

上傳時間： 2013-06-02

上傳用戶：lili1990
基于FPGA的Turbo碼編譯碼器研究與實現(xiàn)

本文以Turbo碼編譯碼器的FPGA實現(xiàn)為目標，對Turbo碼的編譯碼算法和用硬件語言將其實現(xiàn)進行了深入的研究。首先，在理論上對Turbo碼的編譯碼原理進行了介紹，確定了Max-log-MAF算法的譯碼算法，結合CCSDS標準，在實現(xiàn)編碼器時，針對標準中給定的幀長、碼率與交織算法，以及偽隨機序列模塊與幀同步模塊，提出了相應解決方案；而在相應的譯碼器設計中，采用了FPGA設計中“自上而下”的設計方法，權衡硬件實現(xiàn)復雜度與處理時延等因素，優(yōu)先考慮面積因素，提高元件的重復利用率和降低電路復雜度，來實現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個系統(tǒng)分割成不同的功能模塊，分別闡述了實現(xiàn)過程。然后，基于Verilog HDL 設計出12位固點數(shù)據(jù)的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設計的相同指標的浮點數(shù)據(jù)譯碼器進行性能比較，得到該設計的功能驗證。最后，研究了Tuxbo碼譯碼器幾項最新技術，如滑動窗譯碼，歸一化處理，停止迭代技術結合流水線電路設計，將改進后的譯碼器與先前設計的譯碼器分別在ISE開發(fā)環(huán)境中針對目標器件xilinx Virtex-Ⅱ500進行電路綜合，證實了這些改進技術能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。

標簽： Turbo FPGA 編譯碼器

上傳時間： 2013-04-24

上傳用戶：haohaoxuexi
干涉型光纖水聽器信號解調方法研究

光纖水聽器自問世以來，在巨大的軍事價值和民用價值推動下得到了迅速發(fā)展，已逐漸從實驗室研究階段走向工程應用。同時隨著光纖水聽器的不斷發(fā)展，對水聲信號的檢測技術以及數(shù)字處理能力也提出了新的要求。論文在此背景下開展了一系列研究工作，并提出了利用FPGA(Field ProgrammableGate Array，現(xiàn)場可編程門陣列)實現(xiàn)光纖3×3耦合器解調算法的新思路。目前干涉型光纖水聽器的解調一般采用PGC(Phase Generated Carrier，相位生成載波技術)技術和基于3×3光纖耦合器干涉的解調技術。PGC技術在解調過程中引入了載波信號，它對采樣率，激光器等的要求都較高，因此我們把目光投向3×3耦合器解調技術，文中對其解調原理進行了闡述，對采樣率的確定進行了討論，并對3×3耦合器三路輸出不對稱的情況進行了分析，最后在本文的結論部分提出了基于3×3耦合器解調的改良方案。目前，光纖信號數(shù)字化解調的硬件實現(xiàn)采用DSP(Digital Signal Process，可編程數(shù)字信號處理器)信號處理機，與之相比，F(xiàn)PGA解調具有速度快、資源占用少、易于擴展等優(yōu)勢。本文對FPGA與DSP、ASIC(application-specificintegrated circuit，專用集成電路)實現(xiàn)方案進行了對比，分析了適合利用FPGA實現(xiàn)的算法所應具備的特征；介紹了3×3耦合器解調算法中各個模塊的設計情況；分析了系統(tǒng)的工作情況，硬件的構造及芯片的選擇，最后驗證了利用FPGA可以實現(xiàn)3×3耦合器解調算法。

標簽： 干涉型光纖水聽器信號解調方法研究

上傳時間： 2013-07-03

上傳用戶：love1314
TS流復用器及其接口

在數(shù)字電視系統(tǒng)中，MPEG-2編碼復用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務都是通過復用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復用器的核心算法技術，能夠采用MPEG-2可變碼率統(tǒng)計復用方法提高帶寬利用率，保證高質量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場潛力巨大，因此對復用器的研究開發(fā)非常重要。本文針對復用器及其接口技術進行研究并設計出成形產(chǎn)品。文中首先對MPEG-2標準及NIOS Ⅱ軟核進行分析。重點研究了復用器中的部分關鍵技術：PSI信息提取及重構算法、PID映射方法、PCR校正及CRC校驗算法，給出了實現(xiàn)方法，并通過了硬件驗證。然后對復用器中主要用到的AsI接口和DS3接口進行了分析與研究，給出了設計方法，并通過了硬件驗證。本文的主要工作如下： ●首先對復用器整體功能進行詳細分析，并劃分軟硬件各自需要完成的功能。給出復用器的整體方案以及ASI接口和DS3接口設計方案。 ●在FPGA上采用c語言實現(xiàn)了PSI信息提取與重構算法。 ●給出了實現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設計了SI信息提取與重構的硬件平臺，并用c語言實現(xiàn)了SDT表的提取與重構算法，在FPGA中成功實現(xiàn)了動態(tài)分配內存空間。 ●在FPGA上實現(xiàn)了．ASI接口，主要分析了位同步的實現(xiàn)過程，實現(xiàn)了一種新的快速實現(xiàn)字節(jié)同步的設計。 ●在FPGA上實現(xiàn)了DS3接口，提出并實現(xiàn)了一種兼容式DS3接口設計。并對幀同步設計進行改進。 ●完成部分PCB版圖設計，并進行調試監(jiān)測。本復用器設計最大特點是將軟件設計和硬件設計進行合理劃分，硬件平臺及接口采用Verilog語言實現(xiàn)，PSI信息算法主要采用c語言實現(xiàn)。這種軟硬件的劃分使系統(tǒng)設計更加靈活，且軟件設計與硬件設計可同時進行，極大的提高了工作效率。整個項目設計采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設計平臺下設計實現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺帶有ASI和DS3接口的數(shù)字電視TS流復用器，經(jīng)測試達到了預期的性能和技術指標。

標簽： TS流復用器接口

上傳時間： 2013-06-10

上傳用戶：01010101