基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號轉(zhuǎn)換為高精度的模擬信號(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn)，例如極低的失配噪聲和更高的可靠性，便于實(shí)現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號下，達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程；并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運(yùn)算單元少等優(yōu)點(diǎn)；此外在同樣信號采樣率下，調(diào)制器所需的時(shí)鐘頻率大大降低。 文中的過采樣濾波模塊采用三級半帶濾波器和一個(gè)可變CIC濾波器級聯(lián)組成，可以達(dá)到最高128倍的過采樣比，同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。 本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實(shí)現(xiàn)對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。 目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。
上傳時(shí)間： 2013-07-08
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FPGA布局算法和軟件位于工藝映射和布線之間，是一個(gè)承上啟下的階段，對最終的布通率和時(shí)序都有著重要的影響。 本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國內(nèi)外裝箱和布局算法的基礎(chǔ)上，本文提出了一種新的結(jié)合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優(yōu)化裝箱和布局。本文給了基于學(xué)術(shù)界標(biāo)準(zhǔn)布局布線軟件VPR的一個(gè)軟件實(shí)現(xiàn)，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實(shí)現(xiàn)，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來的平均額外時(shí)間開銷不到20％。 FPGA布局軟件實(shí)現(xiàn)對整個(gè)FPGA CAD流程的運(yùn)行效率，算法的可擴(kuò)展性也有著不可忽視的影響。現(xiàn)代FPGA有著多樣而復(fù)雜的邏輯和布線資源。而學(xué)術(shù)界的布局軟件'VPR所面向的FPGA卻只能處理十分簡單的FPGA結(jié)構(gòu)，對于宏、總線、多時(shí)鐘等實(shí)際應(yīng)用中很重要的部分都沒有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結(jié)構(gòu)的邏輯單元層來統(tǒng)一處理多種類型的邏輯資源。針對相對位置約束在現(xiàn)代FPGA布局軟件中的重要地位，我們提出了一種處理相對位置約束的方法。這些討論均已經(jīng)在面向Xilinx SpartanⅡ芯片布局的原型系統(tǒng)中得到了實(shí)現(xiàn)，初步證實(shí)了這些方法的可擴(kuò)展性和實(shí)用性。
標(biāo)簽： FPGA 布局 算法研究 軟件實(shí)現(xiàn)
上傳時(shí)間： 2013-06-21
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現(xiàn)場可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時(shí)延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對整體評估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
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現(xiàn)場可編程門陣列(FPGA)能夠減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時(shí)由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時(shí)序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對FPGA功耗模型和時(shí)序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡化FPGA結(jié)構(gòu)的描述，同時(shí)由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統(tǒng)中測試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態(tài)功耗模型和靜態(tài)功耗模型。動態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開關(guān)級動態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動的布線算法中。 在FPGA布線算法研究和實(shí)現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運(yùn)用的FPGA布線資源圖上，實(shí)現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時(shí)序分析方法，將時(shí)序分析作為布線算法的一子模塊，對基于時(shí)序的布線算法進(jìn)行了研究；同時(shí)采用了FPGA功耗模型，在布線算法實(shí)現(xiàn)中考慮了動態(tài)功耗的問題。最后在布線算法中實(shí)現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。
上傳時(shí)間： 2013-04-24
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數(shù)字超聲診斷設(shè)備在臨床診斷中應(yīng)用十分廣泛，研制全數(shù)字化的醫(yī)療儀器已成為趨勢。盡管很多超聲成像儀器設(shè)計(jì)制造中使用了數(shù)字化技術(shù)，但是我們可以說現(xiàn)代VLSI 和EDA 技術(shù)在其中并沒有得到充分有效的應(yīng)用。隨著現(xiàn)代電子信息技術(shù)的發(fā)展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關(guān)的領(lǐng)域都得到了較好的應(yīng)用，例如數(shù)字通信和相控雷達(dá)領(lǐng)域。 在研究現(xiàn)代超聲成像原理的基礎(chǔ)上，我們首先介紹了常見的數(shù)字超聲成像儀器的基本結(jié)構(gòu)和模塊功能，同時(shí)也介紹了現(xiàn)代FPGA 和EDA 技術(shù)。隨后我們詳細(xì)分析討論了B 超中，全數(shù)字化波束合成器的關(guān)鍵技術(shù)和實(shí)現(xiàn)手段。我們設(shè)計(jì)實(shí)現(xiàn)了片內(nèi)高速異步FIFO 以降低采樣率，仿真結(jié)果表明資源使用合理且訪問時(shí)間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們設(shè)計(jì)實(shí)現(xiàn)了基于直接數(shù)字頻率合成原理的數(shù)控振蕩器，能夠給出一對幅值和相位較平衡的正交信號，且在FPGA 片內(nèi)實(shí)現(xiàn)方案簡單廉價(jià)。數(shù)控振蕩器輸出波形的頻率可動態(tài)控制且精度較高，對于隨著超聲在人體組織深度上的穿透衰減，導(dǎo)致回波中心頻率下移的聲學(xué)物理現(xiàn)象，可視作將回波接收機(jī)的中心頻率同步動態(tài)變化進(jìn)行補(bǔ)償。 還設(shè)計(jì)實(shí)現(xiàn)了B 型數(shù)字超聲診斷儀前端發(fā)射波束聚焦和掃描控制子系統(tǒng)。在單片F(xiàn)PGA 芯片內(nèi)部設(shè)計(jì)實(shí)現(xiàn)了聚焦延時(shí)、脈寬和重復(fù)頻率可動態(tài)控制的發(fā)射驅(qū)動脈沖產(chǎn)生器、線掃控制、探頭激勵(lì)控制、功能碼存儲等功能模塊，功能仿真和時(shí)序分析結(jié)果表明該子系統(tǒng)為設(shè)計(jì)實(shí)現(xiàn)高速度、高精度、高集成度的全數(shù)字化超聲診斷設(shè)備打下了良好的基礎(chǔ)，將加快其研發(fā)和制造進(jìn)程，為生物醫(yī)學(xué)電子、醫(yī)療設(shè)備和超聲診斷等方面帶來新思路。
標(biāo)簽： 全數(shù)字 中的應(yīng)用 超聲診斷儀
上傳時(shí)間： 2013-05-30
上傳用戶：tonyshao
本文介紹了直接數(shù)字頻率合成器(DDS)的工作原理及基本結(jié)構(gòu)，在此基礎(chǔ)上推導(dǎo)了它的理想頻譜，分析了DDS雜散的來源及抑制雜散的常用方法；重點(diǎn)研究了DDS中累加器和波形存儲表的設(shè)計(jì)。針對DDS輸入數(shù)據(jù)刷新率低的特點(diǎn)，雙層累加...
標(biāo)簽： 數(shù)字頻率合成器
上傳時(shí)間： 2013-06-03
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CCSDS組織(空間數(shù)據(jù)系統(tǒng)咨詢委員會)于2005年公布了新的圖像壓縮標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)算法采用基于小波變換的比特平面編碼方法，支持無損有損壓縮編碼和精確碼率控制并具有較好的抗誤碼能力和非常高的圖像壓縮性能，能滿足實(shí)際應(yīng)用中的多種需求。同時(shí)該算法具有較低的算法復(fù)雜度，易于低功耗硬件實(shí)現(xiàn)，并且對航天圖像具有較高的適應(yīng)性，因此，在航天應(yīng)用方面具有廣闊的前景。 本論文主要針對CCSDS圖像壓縮算法的FPGA硬件實(shí)現(xiàn)，在有限的硬件資源下，提出高速高效的CCSDS圖像壓縮編碼器設(shè)計(jì)方案并在已有的FPGA硬件平臺上加以實(shí)現(xiàn)。本文首先對CCSDS圖像壓縮算法的編碼原理進(jìn)行詳細(xì)介紹；然后提出DWT、BPE和碼流組織這三大模塊的并行化硬件實(shí)現(xiàn)方案，并給出了進(jìn)行批量仿真測試的仿真平臺設(shè)計(jì)方案。最后在Xilinx VIRTEX-II FPGA平臺上經(jīng)過成功驗(yàn)證，測試結(jié)果表明系統(tǒng)各項(xiàng)技術(shù)指標(biāo)可滿足星載圖像壓縮的要求。
標(biāo)簽： CCSDS 算法 星載 圖像壓縮系統(tǒng)
上傳時(shí)間： 2013-06-13
上傳用戶：wanghui2438
·摘要： MP3編碼標(biāo)準(zhǔn)壓縮率高,壓縮質(zhì)量好,是被廣為應(yīng)用的音頻壓縮格式.介紹了一種基于定點(diǎn)DSP的MP3編解碼系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),系統(tǒng)采用了高性能的DSP和靈活的模擬音頻接口,通過對MP3的編解碼算法和DSP編程的改進(jìn)與優(yōu)化,實(shí)現(xiàn)了實(shí)時(shí)編解碼過程.
標(biāo)簽： DSP MP3 編解碼 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-05-16
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·詳細(xì)說明：G.726 ADPCM算法在C語言上的實(shí)現(xiàn)代碼,對研究與開發(fā)和ADPCM相關(guān)有很大的參考跟實(shí)用價(jià)值
上傳時(shí)間： 2013-04-24
上傳用戶：xianglee
·詳細(xì)說明：經(jīng)典的C語言指紋識別程序，改進(jìn)了算法，提高了識別率達(dá)到了98％以上.文件列表: TheRecognitionDactylogram .........................\edgedetect.cpp .........................\edgedetect.dep.txt ...............
上傳時(shí)間： 2013-07-15
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